JP2004128217A - 薄膜トランジスタ及びその作製方法 - Google Patents
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Abstract
【課題】高速動作が可能なTFTを実現するために、ゲート絶縁膜を薄く形成するという手段を採用した場合、ゲート電極の形成のためのエッチングを行う際に半導体層の消失や膜減りの問題が発生する。この問題を解決し、高速動作が可能であるTFTを提供することを課題とする。
【手段】半導体層の消失及び膜減りを防止するため、半導体層の消失や膜減りが予想される部分に、あらかじめ下地半導体層を敷いておくことで半導体層の消失や膜減りを予防する。
【選択図】 図1
【手段】半導体層の消失及び膜減りを防止するため、半導体層の消失や膜減りが予想される部分に、あらかじめ下地半導体層を敷いておくことで半導体層の消失や膜減りを予防する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、薄膜トランジスタ(Thin Film Transistor、以下TFTと記す)、それを用いた電子機器、表示装置、及びそれらの作製方法に関する。特にゲート絶縁膜を薄く形成したTFT及びその作製方法に関する。
【0002】
【従来の技術】
近年、情報の大容量化、処理の高速化の必要性から、高速動作が可能な薄膜トランジスタ(TFT)への要望が大きくなっている。そのため、寄生容量の低下や、ソース領域やドレイン領域の低抵抗化、シリコン結晶の歪みを利用したキャリア移動速度の向上により、高速動作を行うTFTの開発が進められている。
【0003】
また、微細化の実現に起因して、高速動作を行うTFTの開発も活発に進められている。微細化によりチャネル長を短くしたTFTは、キャリアが移動する距離を短くすることができるため、高速動作が可能となる。
【0004】
チャネル長の縮小による高速化は、単にチャネル長を短くすれば可能になるというわけではなく、スケーリング則に基づいて微細化を行うことが必要である。例えば、ある構成のTFTのチャネル長を1/2にしたとする。しかし、単にチャネル長のみを1/2にしたのでは元のTFTと同様の容量は得られない。TFTを構成する他の要素についてもスケーリング則に基づいて膜厚を薄くする等の、縮小が必要となる。
【0005】
また、高速動作を可能にするためには、応答速度を向上させることも有効である。ゲート電極に高い電圧をかければチャネル形成領域にかかる電界が大きくなり応答速度は速くなるが、駆動電圧が高くなり消費電力が大きくなるという弊害が発生する。
【0006】
ここで、ゲート絶縁膜を薄く形成すれば、チャネル形成領域にキャリアをより集めやすくなり、応答速度の向上が期待できる。そのため、ゲート絶縁膜を薄くすることで、低電圧駆動が可能であると共に、高い周波数の応答性の良い絶縁ゲート型電界効果半導体装置を提供することが提案されている(特許文献1参照)。
【0007】
【特許文献1】
特開平6−188421公報 (第2頁)
【0008】
【発明が解決しようとする課題】
ところが、このような微細化やゲート絶縁膜の薄膜化を進めていくと、製造工程におけるエッチング処理の精度の問題が出てくる。特に、ゲート電極をエッチングする際の影響が著しい。すなわち、応答速度を向上させる目的や微細化に伴ってゲート絶縁膜が薄膜化しているため、下層の半導体層までエッチングが及んでしまい、素子が全く動作しなくなってしまう場合がある。高速動作が可能なTFTを実現するためには、ゲート絶縁膜が薄膜化していても歩留まり良くTFTが作製できるようにすることが急務である。以下にゲート絶縁膜が薄い場合の問題について図10を用いて説明する。
【0009】
図10(A)はゲート絶縁膜を半導体層がエッチングにより消失する恐れの無い膜厚(115nm程度)で作製したTFTの一例である。図10(B)は、ガラス上にトップゲート型TFTを作製する際、ゲート絶縁膜を薄く(10nm程度)形成するよう設計した場合の一例である。図10(A)(B)は共に基板1001、下地絶縁膜1002、半導体層1003、ゲート絶縁膜1007、第1のゲート電極1008、第2のゲート電極1009、パッシベーション膜1010、第1の層間絶縁膜、配線1012を有している。
【0010】
図10(A)において半導体層1003aは高濃度不純物領域1004、低濃度不純物領域1005、チャネル形成領域1006を有している。図10(A)のゲート絶縁膜1007aはゲート電極をエッチングする際、ゲート電極と重なっていない部分がエッチングされて薄くなっている。しかし、この場合、ゲート絶縁膜1007aは半導体層上に残存し、エッチングは半導体層にまで及んでいない。但し、図10(A)におけるゲート絶縁膜1007aの厚さでは、応答速度の向上は期待できない。
【0011】
一方、図10(B)に示したように、高速動作を可能にするためゲート絶縁膜1007bを薄く形成した場合、ゲート電極1008、1009のエッチングを行う際、エッチングが半導体層1003bまで及んでしまう。そのため、1013に示すようにゲート電極の下部以外の半導体層が消失してしまうという問題が起こる。もしくは消失まで行かなくても膜減りしてしまう。
【0012】
図10(B)に示すように、ゲート電極の下部以外の半導体層が消失してしまうと、TFTとして全く機能しなくなってしまう。あるいは極度に膜減りしてしまうと、ソース及びドレイン領域の高抵抗化を招き、動作速度が遅くなってしまう。
【0013】
前記問題は、現在用いられている加工法においての、エッチングの位置や深さなどの制御技術が、目的とする膜厚や微細度に応じ要求される正確さに、対応しきれていないために起きることである。
【0014】
また、前記問題は、図10(A)の様にゲート絶縁膜1007aが通常の膜厚であれば、エッチングをゲート絶縁膜の途中で止めることはそれほど困難なことではなく、あまり問題にならない。
【0015】
一方、半導体層の消失を防ぐために、初めから半導体層の膜厚を半導体層全体にわたって厚く形成することも考えられる。しかし、この方法は、動作速度の速い完全空乏型モードで動作する半導体層の厚さに限界(〜50nm程度、条件による)があるうえ、微細化の目的に反することになるため、採用は難しい。
【0016】
以上のようにゲート絶縁膜が薄いために起こる半導体層層の消失、もしくは膜減りによる歩留まり低さが、TFTの応答速度の向上及び微細化を目指す上で大きな障害となっている。そこで本発明は、高速動作を可能にするための微細化及び応答速度の向上を目的としたゲート絶縁膜の薄膜化に伴う半導体層へのオーバーエッチングの問題を解消することを課題とする。
【0017】
【課題を解決するための手段】
そこで本発明は、ゲート絶縁膜を薄く形成したTFTの作製方法において、半導体層の膜減りを想定し、あらかじめ少なくとも膜減りする部分に厚く半導体層を形成しておくことで、半導体層の消失を予防した薄膜TFT及びその作製方法を提供する。
【0018】
本明細書で開示する発明の一つは、絶縁表面上に複数の部分からなる第1の非晶質半導体層を形成し、前記第1の非晶質半導体層を覆って第2の非晶質半導体層を形成し、前記第1の非晶質半導体層と前記第2の非晶質半導体層を結晶化し第1の結晶質半導体層と第2の結晶質半導体層とし、前記第2の結晶質半導体層を覆ってゲート絶縁膜を形成し、前記ゲート絶縁膜上に金属膜を形成し、前記金属膜をパターニングしてからエッチングによってゲート電極を形成し、前記エッチングにより、前記ゲート絶縁膜の前記ゲート電極に覆われていない部分を除去し、かつ前記除去されたゲート絶縁膜の下部に位置していた前記第2結晶質の半導体層の一部又は全部を除去することを特徴とする。
【0019】
また、前記構成において、前記除去されたゲート絶縁膜の下部に位置していた前記第2の結晶質半導体層の全部が除去された後、前記除去されたゲート絶縁膜の下部に位置していた前記第1の結晶質半導体層の一部が除去されること、を特徴とする。
【0020】
また、前記エッチングは一回または複数回行われることを特徴とする。
【0021】
これらの方法によってTFTを作製すれば、従来、ゲート電極が薄いことにより消失してしまっていた半導体層の部分が厚く形成されているために消失せず残り、ゲート絶縁膜を薄く形成しても歩留まり良く生産を行うことができるようになる。
【0022】
また、本明細書で開示する発明の一つは、絶縁表面上の半導体層と、前記ゲート絶縁膜上の第1のゲート電極と、前記第1のゲート電極の少なくとも一部を覆う第2のゲート電極と、前記半導体層と前記第1のゲート電極の間のみに位置するゲート絶縁膜とを有する薄膜トランジスタであって、前記第1のゲート電極下部に位置する半導体層の少なくとも一部の厚さが、前記ゲート電極に覆われていない部分の半導体層の厚さより厚いことを特徴とする薄膜トランジスタである。
【0023】
上記構成を有する本発明は、ゲート絶縁膜が薄く形成されているため、チャネルにキャリアを集めやすく、しきい値の点で有利であり、駆動電圧が低く、高速動作が可能な薄膜トランジスタ及びその作製方法を提供することができる。
【0024】
【実施の形態】
(実施の形態1)
本発明実施の形態について図2、図3を用いて説明する。
【0025】
基板201上に下地絶縁膜202を形成する。基板としては、ガラス基板、石英基板、結晶性ガラスなどの絶縁性基板や、セラミック基板、ステンレス基板、金属基板(タンタル、タングステン、モリブデン等)、半導体基板、プラスチック基板(ポリイミド、アクリル、ポリエチレンテレフタレート、ポリカーボネート、ポリアリレート、ポリエーテルスルホン等)等を用いることができる。これらの中より、プロセスの最高温度や、用途などを考慮して適したものを選ぶ。(図2(A))
【0026】
そして、前記基板201上に下地絶縁膜202a、202bを形成する。下地絶縁膜202a、202bは酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜などの絶縁膜を単層又は2以上の複数層形成して形成する。これらはスパッタ法や減圧CVD法、プラズマCVD法等公知の方法を用いて形成する。本実施の形態では2層の積層構造としているが、もちろん単層でも3層以上の複数層でも構わない。
【0027】
続いて、チャネルの長さ以上、ゲート電極の幅以下の距離だけ離して下地半導体層203a〜203dを形成する。下地半導体層203a〜203dはシリコンまたはシリコンを主成分とする材料(例えばSixGe1−x等)で25〜80nm(好ましくは30〜60nm)の厚さに形成すればよい。作製方法としては、公知の方法、例えばスパッタ法、減圧CVD法、またはプラズマCVD法等が使用できる。本実施の形態では、アモルファスシリコンにより、膜厚55nmで形成した。
【0028】
次いで、半導体膜204を形成する。下地半導体層203a〜203dと同様に、シリコンまたはシリコンを主成分とする材料(例えばSixGe1−x等)で25〜80nm(好ましくは30〜60nm)の厚さに形成すればよい。作製方法としては、公知の方法、例えばスパッタ法、減圧CVD法、またはプラズマCVD法等が使用できる。本実施の形態では、アモルファスシリコンにより膜厚50nmで形成した。
【0029】
続いて、下地半導体層203a〜203d、半導体膜204の結晶化を行った。結晶化は公知の結晶化処理(レーザ結晶化法、熱結晶化法等)または触媒元素を添加して加熱処理を施す結晶化方法を用いて行えばよい。また、これらの結晶化方法を組み合わせて適用してもよい。本実施の形態では、触媒元素を用いた加熱による結晶化を行った。
【0030】
重量換算で10ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布し、半導体膜表面にニッケル溶液の薄い膜205を形成した(図2(B))。塗布に代えてスパッタ法でニッケル元素を全面に散布する方法を用いてもよい。触媒元素としては、ニッケル(Ni)以外に、鉄(Fe)、パラジウム(Pd)、スズ(Sn)、鉛(Pb)、コバルト(Co)、白金(Pt)、銅(Cu)、金(Au)、といった元素などから選んだ一種または複数種を使用してもよい。
【0031】
次いで、加熱処理を行い、下地半導体層203a〜203dと半導体膜204を結晶化させる。触媒元素を用いているため、500℃〜650℃で4〜24時間程度行えばよい。この結晶化処理により、下地半導体層203a〜203dと半導体膜204は結晶質の半導体膜となる。
【0032】
また、加熱による結晶化と合わせてレーザによる結晶化を行い、結晶性を向上させても良い。レーザ結晶化法を適用する場合には、レーザ発振装置として、パルス発振型、または連続発振型の気体または固体及び金属レーザ発振装置を用いれば良い。気体レーザとしては、エキシマレーザ、Arレーザ、Krレーザ等があり、固体レーザとしては、YAGレーザ、YVO4レーザ、YLFレーザ、YAlO3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、サファイアレーザ、金属レーザとしては、ヘリウムカドミウムレーザ、銅蒸気レーザ、金蒸気レーザが挙げられるなどがある。固体レーザのレーザ媒質である結晶には、Cr3+、Cr4+、Nd3+、Er3+、Ce3+、Co2+、Ti3+、Yb3+又は、V3+をから選択される一種又は複数種が不純物としてドープされている。
【0033】
レーザによる結晶化を行う場合には、レーザ発振装置により発振されたレーザは光学系を用いて線状にして照射を行うとよい。線状レーザは通常用いられるシリンドリカルレンズや凹型を有するミラーなどを用いることで得ることができる。照射条件としてはエネルギー密度は0.01〜100MW/cm2程度(好ましくは0.1〜10MW/cm2)、レーザの相対的な移動速度0.5〜2000cm/s程度が挙げられる。また、パルス発振のレーザを用いる場合には、周波数300Hzとし、レーザーエネルギー密度を100〜1500mJ/cm2(代表的には200〜1000mJ/cm2)とするのが望ましい。このとき、レーザ光を50〜98%オーバーラップさせても良い。
【0034】
結晶化処理の後、半導体膜204をエッチングにより所望の形状の半導体層206a〜206dとする(図2(C))。その際、半導体層の下部、少なくともゲート電極の下部に位置しない所には下地半導体層203a〜203dが位置するように設定する。また、下地半導体層203a〜203dはチャネル形成領域の幅以上ゲート電極の幅以下の距離程度離して作られているため、チャネル形成領域の下には下地半導体層は位置しないようにする。これにより、下地半導体層203と半導体層206とのセットで形成された半導体層A〜Dが形成された。
【0035】
なお、半導体膜204を所望の形状にエッチングして半導体層206a〜206dとしてから、前記結晶化処理を行っても構わない。また、結晶化後に結晶化のために使用したニッケルのゲッタリングを行っても良い。さらに、TFTのしきい値を制御するために、半導体層中に微量のリンまたはボロンをチャネルドープしてもよい。
【0036】
ゲッタリングを行う場合は、表面をオゾン水で処理し、1〜5nm程度のバリア膜を形成してから、該バリア層上にスパッタ法にてゲッタリングサイトを形成する。ゲッタリングサイトはアルゴン元素を含む非晶質シリコン膜を膜厚150nm堆積することで形成する。成膜条件は、成膜圧力:0.3Pa、ガス(Ar)流量:50(sccm)、成膜パワー:3kW、基板温度:150℃とした。なお、上記条件での非晶質シリコン膜に含まれるアルゴン元素の原子濃度は、3×1020/cm3〜6×1020/cm3、酸素の原子濃度は1×1019/cm3〜3×1019/cm3程度である。その後、ランプアニール装置を用いて650℃、3分の熱処理を行いゲッタリングする。
【0037】
続いて、ゲート絶縁膜207を形成する。(図2(D))膜厚は5〜10nm程度とし、減圧CVD法またはプラズマCVD法、スパッタ法などでシリコンを含む絶縁膜を形成すれば良い。本実施の形態では酸化シリコン膜を10nmの厚さで用いる。この場合、プラズマCVD法でTEOS(Tetraethyl Ortho Silicate)とO2とを混合し、反応圧力40Pa、基板温度300〜400℃の条件下で、高周波(13.56MHz)電力密度0.5〜0.8W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後400〜500℃の加熱処理によりゲート絶縁膜として良好な特性を得ることができる。また、この絶縁膜の厚さは通常より薄く形成しており、必要とする低いしきい値、低い駆動電圧、高い応答速度が期待できる。
【0038】
次いで、ゲート絶縁膜上に膜厚20〜100nmの第1の導電膜208と第1の導電膜208上に膜厚100〜400nmの第2の導電膜209を形成する。本実施の形態では第1の導電膜208としてTaNを30nm、第2の導電層209としてWを370nmで形成した。TaN膜、W膜共スパッタ法で形成すればよく、TaN膜はTaのターゲットを用いて窒素雰囲気中で、W膜はWのターゲットを用いて成膜すれば良い。ゲート電極として使用するには抵抗が低いことが要求され、特にW膜の抵抗率は20μΩcm以下であることが望ましいため、Wのターゲットは高純度(99.9999%)のターゲットを用いることが望ましく、成膜時の不純物混入にも注意をはらわなければならない。こうして形成されたW膜の低効率は9〜20μΩcmとすることが可能である。
【0039】
なお、本実施の形態では第1の導電層208をTaN、第2の導電層209をWとしたが、これに限定されず、第1の導電層208と第2の導電層209は共にTa、W、Ti、Mo、Al、Cu、Cr、Ndから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜を用いてもよい。また、AgPdCu合金を用いてもよい。さらに、その組み合わせも適宜選択すればよい。また、本実施の形態では、2層の積層構造としたが、1層としてもよいし、もしくは3層以上の積層構造としてもよい。
【0040】
次に、前記導電層をエッチングして電極及び配線を形成するため、フォトリソグラフィーにより露光工程を経てレジストからなるマスクを形成する。本発明では、半導体層A〜Dはチャネル形成領域となる場所が凹形状を呈しており、マスクはエッチング終了後、第1のゲート電極となる部分が凹形状部分を全て覆う程度に残存するように形成する。
【0041】
第1のエッチング処理では第1のエッチング条件と第2のエッチング条件でエッチングを行う。レジストによるマスク210を用い、エッチングし、ゲート電極211a〜211d及び配線212を形成する。エッチング条件は適宜選択すれば良いが、本法では半導体層が消失しないようにあらかじめ下地半導体層を半導体層の下部に敷いているため、オーバーエッチングによる半導体層の消失は起こりにくい(図2(E))。
【0042】
本法では、ICP(Inductively Coupled Plasma:誘導結合プラズマ)エッチング法を使用した。第1のエッチング条件として、エッチング用ガスにCF4、Cl2とO2を用い、それぞれのガス流量比を25/25/10(sccm)とし、1.0Paの圧力でコイル型電極に500WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを行う。基板側(試料ステージ)にも150WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。この第1のエッチング条件によりW膜をエッチングして第1の導電層の端部をテーパー形状とする。第1のエッチング条件でのW膜に対するエッチング速度は200.39nm/min、TaNに対するエッチング速度は80.32nm/min、でありTaNに対するWの選択比は約2.5である。また、この第1のエッチング条件によって、W膜のテーパー角度は約26°となる。
【0043】
続いて、第2のエッチング条件に移ってエッチングを行う。レジストからなるマスク210を除去せず、のこしたまま、エッチング用ガスにCF4とCl2を用い、それぞれのガス流量比を30/30(sccm)、圧力1.0Paでコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して約15秒程度のエッチングを行う。基板側(試料ステージ)にも20WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した第2のエッチング条件ではW膜及びTaN膜とも同程度にエッチングされる。
【0044】
第2のエッチング条件でのWに対するエッチング速度は58.97nm/min、TaNに対するエッチング速度は66.43nm/minである。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。
【0045】
この第1のエッチング処理において、電極に覆われていないゲート絶縁膜は20nm〜50nm程度エッチングされる。ゲート絶縁膜を5〜10nm程度に薄く形成すると、この第1のエッチングにおいて、既にゲート絶縁膜が消失して半導体層もほとんど消失した状態となってしまうことが容易に予想できる。しかし、本法においてはゲート絶縁膜は薄いものの、あらかじめ、ゲート電極に覆われていない部分の半導体層の下部に下地半導体層を設けているため、ゲート絶縁膜がエッチングにより消失しても、まだ十分な厚さの半導体層が残っている。本実施の形態では、パターニングされたゲート電極に覆われていないゲート絶縁膜207が全てエッチングで除去されており、半導体層206a〜dもその一部がエッチングで除去されて薄くなっているが、下地半導体層203a〜203dが存在により、半導体層は消失せずに残っている。
【0046】
上記の第1のエッチング処理においては、基板側に印加されたバイアス電圧の効果により第1の導電層211a−1〜211d−1及び第2の導電層211a−2〜211d−2の端部はテーパー状となる。このように第1のエッチング処理においては、第1の導電層と第2の導電層からなる第1形状の導電層211a〜211dが形成される。
【0047】
次いで、レジストからなるマスク210を除去せずに第2のエッチング処理を行う(図3(A))。第2のエッチング処理では、エッチング用のガスにSF6とCl2とO2を用い、それぞれのガス流量比を24/12/24(sccm)とし、1.3Paの圧力でコイル側の電力に700WのRF(13.56MHz)電力を投入してプラズマを発生して25秒程度エッチングを行う。基板側(試料ステージ)にも10WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。このエッチング条件ではW膜が選択的にエッチングされ、第2形状の導電層213a〜213dを形成した。このとき第1の導電層213a−1〜213d−1はほとんどエッチングされない。
【0048】
そして、レジストからなるマスク210を除去せず、第1のドーピング処理を行う。これにより、半導体層206a〜206dにN型を付与する不純物が低濃度に添加される。第1のドーピング処理はイオンドープ法又はイオン注入法で行えば良い。イオンドープ法の条件はドーズ量が1×1013〜5×1014atoms/cm2、加速電圧が40〜80kVで行えばよい。本実施の形態では加速電圧を50kVとして行った。N型を付与する不純物元素としては15族に属する元素を用いることができ、代表的にはリン(P)または砒素(As)が用いられる。本実施の形態ではリン(P)を使用した。その際、第1の導電層213a−1〜213d−1をマスクとして、自己整合的に低濃度の不純物が添加されている第1の不純物領域(N−−領域)214〜217を形成した。
【0049】
続き、レジストからなるマスク210を除去する。そして新たにレジストからなるマスク218を形成して第1のドーピング処理よりも高い加速電圧で、第2のドーピング処理を行う。第2のドーピング処理もN型を付与する不純物を添加する。イオンドープ法の条件はドーズ量を1×1013〜3×1015atoms/cm2、加速電圧を60〜120kVとすれば良い。本実施の形態ではドーズ量を3.0×1015atoms/cm2とし、加速電圧を65kVとして行った。第2のドーピング処理は第2の導電層213a−2〜213d−2を不純物元素に対するマスクとして用い、第1の導電層213a−1〜213d−1の下方に位置する半導体層にも不純物元素が添加されるようにドーピングを行う。
【0050】
第2のドーピングを行うと、半導体層206a〜206dの第1の導電層213a−1〜213d−1と重なっている部分のうち、第2の導電層213a−2〜213d−2に重なっていない部分もしくはマスク218に覆われていない部分に、第2の不純物領域(N−領域、Lov領域)219が形成される。第2の不純物領域219には1×1018〜5×1019atoms/cm3の濃度範囲でN型を付与する不純物が添加される。また、半導体層206a〜206dのうち、第1形状の導電層213a−1〜213d−1にもマスク219にも覆われておらず、露出している部分(第3の不純物領域:N+領域)220、221には1×1019〜5×1021atom/cm3の範囲で高濃度にN型を付与する不純物が添加される。また、半導体層206cにはN+領域が存在するが、一部マスクのみに覆われている部分222がある。この部分のN型を付与する不純物の濃度は、第1のドーピング処理で添加された不純物濃度のままであるので、引き続き第1の不純物領域(N−−領域)222と呼ぶことにする。
【0051】
なお、本実施の形態では2回のドーピング処理により各不純物領域を形成したが、これに限定されることは無く、適宜条件を設定して、一回もしくは複数回のドーピングによって所望の不純物濃度を有する不純物領域を形成すれば良い。
【0052】
次いで、図3(C)に示すように、レジストからなるマスク218を除去した後、新たにレジストからなるマスク227を形成し、第3のドーピング処理を行う。第3のドーピング処理により、Pチャネル型TFTとなる半導体層に前記第1の導電型及び前記第2の導電型とは逆の導電型を付与する不純物元素が添加された第4の不純物領域(P+領域)223、224及び第5の不純物領域(P−領域)225、226が形成される。
【0053】
第3のドーピング処理では、レジストからなるマスクに覆われておらず、更に第1の導電層とも重なっていない部分223、224に、第4の不純物領域(P+領域)が形成され、レジストからなるマスクに覆われておらず、且つ第1の導電層と重なっており、第2の導電層と重なっていない部分225、226に第5の不純物領域(P−領域)が形成される。P型を付与する不純物元素としては、ホウ素(B)、アルミニウム(Al)、ガリウム(Ga)など周期律表第13族の元素が知られている。
【0054】
本実施の形態では、第4の不純物領域及び第5の不純物領域を形成するP型の不純物元素としてはホウ素(B)を選択し、ジボラン(B2H6)を用いたイオンドープ法で形成した。イオンドープ法の条件としては、ドーズ量を1×1016atoms/cm2とし、加速電圧を80kVとした。
【0055】
なお、第3のドーピング処理の際には、Nチャネル型TFTを形成する半導体層A,Cはレジストからなるマスク227に覆われている。
【0056】
ここで、第1及び第2のドーピング処理によって、第4の不純物領域(P+領域)223、224及び第5の不純物領域(P−領域)225、226にはそれぞれ異なる濃度でリンが添加されている。しかし、第4の不純物領域(P+領域)223、224及び第5の不純物領域(P−領域)225、226のいずれの領域においても、第3のドーピング処理によって、P型を付与する不純物元素の濃度が1×1019〜5×1021atoms/cm2となるようにドーピング処理される。そのため、第4の不純物領域(P+領域)223、224及び第5の不純物領域(P−領域)225、226は、Pチャネル型TFTのソース領域及びドレイン領域として問題無く機能する。
【0057】
なお、本実施の形態では、第3のドーピング一回で、第4の不純物領域(P+領域)223、224及び第5の不純物領域(P−領域)225、226を形成したが、これに限定はされない。ドーピング処理の条件によって適宜複数回のドーピング処理により第4の不純物領域(P+領域)223、224及び第5の不純物領域(P−領域)225、226を形成してもよい。
【0058】
次いで、図3(D)に示すように、レジストからなるマスク227を除去して第1のパッシベーション膜228を形成する。この第1のパッシベーション膜としてはシリコンを含む絶縁膜を100〜200nmの厚さに形成する。成膜法としてはプラズマCVD法や、スパッタ法を用いればよい。本実施の形態では、プラズマCVD法により膜厚100nmの酸化窒化珪素膜を形成した。酸化窒化シリコン膜を用いる場合には、プラズマCVD法でSiH4、N2O、NH3から作製される酸化窒化シリコン膜、またはSiH4、N2Oから作製される酸化窒化シリコン膜を形成すれば良い。この場合の作製条件は反応圧力20〜200Pa、基板温度300〜400℃とし、高周波(60MHz)電力密度0.1〜1.0W/cm2である。また、第1のパッシベーション膜228としてSiH4、N2O、H2から作製される酸化窒化水素化シリコン膜を適用しても良い。もちろん、第1のパッシベーション膜228は、本実施の形態のような酸化窒化シリコン膜の単層構造に限定されるものではなく、他のシリコンを含む絶縁膜を単層構造、もしくは積層構造として用いても良い。
【0059】
その後、加熱処理(熱処理)を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。熱アニール法としては、酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜700℃で行えば良く、本実施の形態では410℃、1時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、又はラピッドサーマルアニール法(RTA法)を適用することができる。
【0060】
また、第1のパッシベーション膜228を形成した後で熱処理を行うことで、活性化処理と同時に半導体層の水素化も行うことができる。水素化は、第1のパッシベーション膜228に含まれる水素によって、半導体層のダングリングボンドを終端するものである。
【0061】
また、第1のパッシベーション膜228を形成する前に加熱処理を行ってもよい。但し、第1の導電層213a−1〜213d−1及び第2の導電層213a−2〜213d−2を構成する材料が熱に弱い場合には、本実施の形態のように配線などを保護するため、第1のパッシベーション膜228を形成した後で熱処理を行うことが望ましい。さらに、この場合、第1のパッシベーション膜228がないため、当然パッシベーション膜に含まれる水素を利用しての水素化は行うことができない。
【0062】
この場合は、プラズマにより励起された水素を用いる手段(プラズマ水素化)を用いての水素化や、3〜100%の水素を含む雰囲気中において、300〜450℃で1〜12時間の加熱処理による水素化を用いれば良い。
【0063】
次いで、図1に示すように、第1のパッシベーション膜228上に、第1の層間絶縁膜229を形成する。第1の層間絶縁膜229としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、CVD法により形成された酸化シリコン膜や、SOG(Spin On Glass)法により塗布された酸化シリコン膜などを用いることができ、有機絶縁膜としてはポリイミド、ポリアミド、BCB(ベンゾシクロブテン)、アクリルまたはポジ型感光性有機樹脂、ネガ型感光性有機樹脂等の膜を用いることができる。また、アクリル膜と酸化窒化シリコン膜の積層構造を用いても良い。
【0064】
本実施の形態では、膜厚1.6μmの非感光性アクリル膜を形成した。第1の層間絶縁膜229によって、基板201上に形成されたTFTによる凹凸を緩和し、平坦化することができる。とくに、第1の層間絶縁膜229は平坦化の意味合いが強いので、平坦化されやすい材質の絶縁膜を用いることが好ましい。
【0065】
その後、第1の層間絶縁膜229上に窒化酸化シリコン膜等からなる第2のパッシベーション膜230を形成する。膜厚は10〜200nm程度で形成すれば良く、第2のパッシベーション膜によって第1の層間絶縁膜229へ水分が出入りすることを抑制することができる。また、第2のパッシベーション膜には、窒化シリコン膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、ダイヤモンドライクカーボン(DLC)膜やカーボンナイトライド(CN)膜も同様に使用できる。
【0066】
またRFスパッタ法を用いて成膜された膜は緻密性が高く、バリア性に優れている。RFスパッタの条件は、例えば酸化窒化珪素膜を成膜する場合、Siターゲットで、N2、Ar、N2Oをガスの流量比が31:5:4となるように流し、圧力0.4Pa、電力3000Wとして成膜する。また、例えば窒化珪素膜を成膜する場合、Siターゲットで、チャンバー内のN2、Arをガスの流量比が20:20となるように流し、圧力0.8Pa、電力3000W、成膜温度を215℃として成膜する。本実施の形態では、RFスパッタ法を用いて、酸化窒化シリコン膜を70nmの膜厚で形成した。
【0067】
次いで、エッチングにより第2のパッシベーション膜230、第1の層間絶縁膜229及び第1のパッシベーション膜228をエッチングし、第3の不純物領域220、221及び第4の不純物領域223、224に達するコンタクトホールを形成する。
【0068】
続いて、各不純物領域とそれぞれ電気的に接続する配線231〜236及び電極237を形成する。なお、これらの配線は、膜厚50nmのTi膜と膜厚500nmの合金膜(AlとTi)との積層膜をパターニングして形成する。もちろん、に2層構造に限らず、単層構造でも良いし、3層以上の積層構造にしても良い。また、配線材料としては、AlとTiに限らない。例えばTaN膜上にAl膜やCu膜を形成し、更にTi膜を形成した積層膜をパターニングして配線を形成しても良い。
【0069】
本発明はこのようにして、図1の形態を得ることができ、ゲート絶縁膜の薄い、高速動作が可能なTFTを作製することができる。
【0070】
(実施の形態2)
本実施の形態では、本発明のTFTにより表示装置を作製する例について図4、図5及び図6を用いて説明する。
【0071】
図1に示した本発明のTFTを作成後、TFTの配線253と一部重なるように、透明導電膜からなる第1の電極254を形成する。透明導電膜としては仕事関数の大きい材質を用いて作製することが望ましく、酸化インジウムと酸化スズの化合物(ITO)、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム、窒化チタンなどを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。この第1の電極254が発光素子の陽極となる。本実施の形態では第1の電極254にはITOを使用した。ITOは0.1μmの厚みにスパッタ法により形成した。
【0072】
また、この透明導電膜を形成する方法は、本実施の形態で示したようにTFTの配線253を形成した後に形成する方法の他、図6(i)に示したように配線253を形成する前に形成する方法(図6(i)B)、配線253形成後、絶縁物を形成してからコンタクトホールを開口して形成する方法(図6(i)C)などの方法で形成してもよい。図6(i)Aは本法の形態である。
【0073】
次いで、電極の端面を覆うように絶縁物255を形成する。絶縁物255は無機または有機の材料で形成することができるが、感光性の有機物を使用して形成すると、開口部の形状が発光層を蒸着する際に段切れなどが起こりにくいものとなり好適である。例えば、絶縁物255の材料としてネガ型の感光性アクリルを用いた場合、図6(ii)Aのように、絶縁物255の上端部に第1の曲率半径を有する曲面を有し、前記絶縁物の下端部に第2の曲率半径を有する曲面を有するように形成することができる。前記第1の曲率半径及び前記第2の曲率半径は、0.2μm〜3μm、また前記開口部の壁面のITOに対する角度は35°以上とすることが好ましい。また、感光性はネガ型に限らずポジ型を用いることができる。その際、ポジ型を用いた場合の開口部の形状は図6(ii)Bのように絶縁物の上端部は曲率半径を有する曲面となる。感光性の有機物を用いず、絶縁物255の開口部をドライエッチングで作製した場合は図6(ii)Cのような形状となる。
【0074】
その後、PVA(ポリビニルアルコール)系の多孔質体を用いて拭い、ゴミ等の除去を行う。なお本実施の形態では、PVAの多孔質体を用いた拭浄により、ITOや絶縁膜をエッチングしたときに発生する微粉(ゴミ)の除去を行った。
【0075】
次いで発光層の蒸着前処理に、全体にPEDOTを塗布し、ベークを行ってもよい。このとき、PEDOTはITOとの濡れ性が良くないため、一旦PEDOTを塗布後、水洗し、再度PEDOTを塗布することが好ましい。その後、常圧で加熱を行って水分を飛ばしてから、減圧雰囲気で加熱を行う。なお、本実施の形態では、PEDOTを塗布後、170℃の減圧雰囲気で4時間加熱し、その後30分かけて自然冷却を行う。
【0076】
そして、蒸着装置を用いて、蒸着源を移動させながら蒸着を行う。例えば、真空度が5×10−3Torr(0.665Pa)以下、好ましくは10−4〜10−6Torrまで真空排気された成膜室で蒸着を行う。蒸着の際、抵抗加熱により、予め有機化合物は気化されており、蒸着時にシャッターが開くことにより基板の方向へ飛散する。気化された有機化合物は、上方に飛散し、メタルマスクに設けられた開口部を通って基板に蒸着され、発光層256(正孔輸送層、正孔注入層、電子輸送層、電子注入層を含む)が形成される。
【0077】
ここでは蒸着法により発光層256を形成した例を示したが、特に限定されず、塗布法(スピンコート法、インクジェット法など)により高分子からなる発光層を形成してもよい。また、本実施の形態では、有機化合物層として低分子材料からなる層を積層した例を示したが、高分子材料からなる層と、低分子材料からなる層とを積層してもよい。また、RGBの発光層を形成してフルカラー表示を行っても、単色の発光層を形成し、色変換層やカラーフィルターを用いて、フルカラー表示を行ってもよい。また、無機の材料を用いても良い。
【0078】
発光素子の発光機構は、一対の電極間に有機化合物層を挟んで電圧を印加することにより、陰極から注入された電子および陽極から注入された正孔が有機化合物層中の発光中心で再結合して分子励起子を形成し、その分子励起子が基底状態に戻る際にエネルギーを放出して発光するといわれている。励起状態には一重項励起と三重項励起が知られ、発光はどちらの励起状態を経ても可能であると考えられている。
【0079】
発光層は通常、積層構造となっており、この積層構造はコダック・イーストマン・カンパニーのTangらが提案した「正孔輸送層/電界発光層/電子輸送層」という構成が代表的である。この構造は非常に発光効率が高いため、現在研究開発が進められている発光装置はほとんどこの構造が採用されている。また、他にも陽極上に正孔注入層/正孔輸送層/電界発光層/電子輸送層、または正孔注入層/正孔輸送層/電界発光層/電子輸送層/電子注入層の順に積層する構造も良い。電界発光層に対して蛍光性色素等をドーピングしても良い。
【0080】
なお、本明細書において、陰極と陽極との間に設けられる全ての層を総称して発光層という。したがって、上述した正孔注入層、正孔輸送層、電界発光層、電子輸送層及び電子注入層は、全て発光層に含まれるものとする。これらは、低分子系有機化合物材料、中分子系有機化合物材料、又は高分子系有機化合物材料のいずれか、或いは、両者を適宣組み合わせて形成することが可能である。また、電子輸送性材料と正孔輸送性材料を適宜混合させた混合層、又はそれぞれの接合界面に混合領域を形成した混合接合を形成しても良い。又、有機系の材料のほかに無機系の発光材料を使用しても良い。
【0081】
次いで、上記発光層上に、第2の電極257を陰極として形成する。第2の電極257は、仕事関数の小さい金属(Li、Mg、Cs)を含む薄膜を用いて形成すればよい。また更に、Li、Mg、Cs等を含む薄膜上に積層した透明導電膜(ITO(酸化インジウム酸化スズ合金)、酸化インジウム酸化亜鉛合金(In2O3―ZnO)、酸化亜鉛(ZnO)等)との積層膜で形成すると好ましい。膜厚は陰極として作用するように適宜設定すればよいが、0.01〜1μm程度の厚さに電子ビーム蒸着法で形成すればよい。
【0082】
ここで、電子ビーム蒸着法を用いると、加速電圧が高すぎた場合放射線を発生し、TFTにダメージを与えてしまう。しかし、加速電圧が低すぎても成膜速度が下がり、生産性が低下するため対策として、第2の電極257を陰極として作用しうる膜厚より過剰には成膜しないようにする。陰極が薄ければ成膜速度が遅くても生産性にさほどの影響は現れない。この場合陰極の膜厚が薄いことで高抵抗化してしまう問題も発生するが、陰極上に低抵抗金属であるAlなどを抵抗加熱蒸着やスパッタ法などで形成し、積層構造とすることで解決できる。
【0083】
次に、絶縁物255及び第2の電極257上に、第3のパッシベーション膜258を成膜した。第2のパッシベーション膜230と第3のパッシベーション膜258は、共に水分や酸素などの発光素子の劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばDLC膜、窒化炭素膜、RFスパッタ法で形成された窒化珪素膜等を用いるのが望ましい。またその膜厚は、10〜200nm程度とするのが望ましい。
【0084】
こうして図4(A)に示すような発光素子を得ることができる。図7で詳しく説明するが、その上にシーリング材としてプラスチックフィルムを設け、間の空間に不活性気体を充填する。そして異方性導電膜を用いてFPC(フレキシブルプリントサーキット)により外部端子と接続することで発光表示装置(表示モジュール)が完成する。
【0085】
また、図5に発光表示装置の画素部の上面図を示した。図4中のA−A’、B−Bは図5のA−A’、B−B’に対応し、図4には断面図が示されている。
【0086】
画素部は、ソース信号先501、ゲート信号線502、電流供給線503、スイッチング用TFT504、駆動用TFT505、画素電極506、発光素子507、保持容量508を有している。
【0087】
本実施の形態は基板側(底面)から光を取り出す例を示したが、上面から光を取り出すようにするには、積層構造を図4(B)に示すようにする。その際は、第2の電極は透光性を有する材料で形成すれば良い。
【0088】
本発明を使用すると、TFTのゲート絶縁膜が薄いために高速動作が可能となり、より表示能力に優れた表示装置を提供することが可能となる。また、歩留まりも向上し、生産性も良くなる。
【0089】
(実施の形態3)
半導体装置の全体の構成について、図7を用いて説明する。図7は、TFTが形成された素子基板をシーリング材によって封止することによって形成された半導体装置の上面図であり、図7(B)は図7(A)のB−B’における断面図、図7(C)は図7(A)のA−A’における断面図である。
【0090】
図7(A)〜図7(C)において、基板401上には、画素部(表示部)402、該画素部402を囲むように設けられた信号線駆動回路403、走査線駆動回路404a、404b及び保護手段405が配置され、これらを囲むようにしてシール材406が設けられている。画素部402の構造については、上述の実施の形態及びその説明を参照すれば良い。シール材406としては、ガラス材、金属材(代表的にはステンレス材)、セラミックス材、プラスチック材(プラスチックフィルムも含む)が用いられる。
【0091】
このシール材406は、信号線駆動回路403、走査線駆動回路404a、404b及び保護手段405の一部に重畳させて設けても良い。そして、該シール材406を用いてシーリング材407が設けられ、基板401、シール材406及びシーリング材407によって密閉空間408が形成される。シーリング材407には予め凹部の中に吸湿剤(酸化バリウムもしくは酸化カルシウム等)409が設けられ、上記密閉空間408の内部において、水分や酸素等を吸着して清浄な雰囲気に保ち、発光素子の劣化を抑制する役割を果たす。この凹部は目の細かいメッシュ状のカバー材410で覆われており、該カバー材410は、空気や水分は通し、吸湿剤409は通さない。なお、密閉空間408は、窒素もしくはアルゴン等の希ガスで充填しておけばよく、不活性であれば樹脂もしくは液体で充填することも可能である。
【0092】
また、基板401上には、信号線駆動回路403及び走査線駆動回路404a、404bに信号を伝達するための入力端子部411が設けられ、該入力端子部411へはFPC412を介してビデオ信号等のデータ信号が伝達される。入力端子部411の断面は、図7(B)の通りであり、走査線もしくは信号線と同時に形成された配線からなる入力配線413とFPC412側に設けられた配線415とを、導電体416を分散させた樹脂417を用いて電気的に接続してある。なお、導電体416としては、球状の高分子化合物に金もしくは銀といったメッキ処理を施したものを用いれば良い。
【0093】
本実施の形態において、保護手段405は、画素部202及び入力端子部411と信号線駆動回路403との間に設けられている。入力端子部411と信号線駆動回路403との間に設けられた保護手段405は、両者の間に突発的なパルス信号等の静電気が入った際に、該パルス信号を外部へ逃がす役割を果たす。勿論、保護手段405は、他の場所、例えば画素部402と信号線駆動回路403との間や画素部402と走査線駆動回路404a、404bの間などに設けても構わない。
【0094】
(実施の形態4)
本発明が適用される電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。それらの電子機器の具体例を図8に示す。
【0095】
図8(A)は発光装置であり、筐体2001、支持台2002、表示部2003、スピーカー部2004、ビデオ入力端子2005等を含む。本発明は表示部2003に適用することができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光装置は、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【0096】
図8(B)はデジタルスチルカメラであり、本体2101、表示部2102、受像部2103、操作キー2104、外部接続ポート2105、シャッター2106等を含む。本発明は、表示部2102に適用することができる。
【0097】
図8(C)はノート型パーソナルコンピュータであり、本体2201、筐体2202、表示部2203、キーボード2204、外部接続ポート2205、ポインティングマウス2206等を含む。本発明は、表示部2203に適用することができる。
【0098】
図8(D)はモバイルコンピュータであり、本体2301、表示部2302、スイッチ2303、操作キー2304、赤外線ポート2305等を含む。本発明は、表示部2302に適用することができる。
【0099】
図8(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体2401、筐体2402、表示部A2403、表示部B2404、記録媒体(DVD等)読み込み部2405、操作キー2406、スピーカー部2407等を含む。表示部A2403は主として画像情報を表示し、表示部B2404は主として文字情報を表示するが、本発明は表示部A、B2403、2404に適用することができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【0100】
図8(F)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体2501、表示部2502、アーム部2503を含む。本発明は、表示部2502に適用することができる。
【0101】
図8(G)はビデオカメラであり、本体2601、表示部2602、筐体2603、外部接続ポート2604、リモコン受信部2605、受像部2606、バッテリー2607、音声入力部2608、操作キー2609等を含む。本発明は、表示部2602に適用することができる。
【0102】
図8(H)は携帯電話であり、本体2701、筐体2702、表示部2703、音声入力部2704、音声出力部2705、操作キー2706、外部接続ポート2707、アンテナ2708等を含む。本発明は、表示部2703に適用することができる。なお、表示部2703は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。
【0103】
なお、将来的に発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【0104】
また、上記電子機器はインターネットやCATV(ケーブルテレビ)などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【0105】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、高速動作が可能であるため表示性能が向上し、より高品質な画像を提供することが可能となる。また、スループットも向上するため、低価格化の実現にも貢献する。
【0106】
(実施の形態5)
実施の形態4において示した電子機器には、発光素子又は液晶素子が封止された状態にあるパネルに、コントローラ、電源回路等を含むICが実装された状態にあるモジュールが搭載されている。モジュールとパネルは、共に表示装置の一形態に相当する。本実施の形態では、モジュールの具体的な構成について説明する。
【0107】
図9(A)に、コントローラ801及び電源回路802がパネル800に実装されたモジュールの外観図を示す。パネル800には、発光素子が各画素に設けられた画素部803と、前記画素部803が有する画素を選択する走査線駆動回路804と、選択された画素に信号を供給する信号線駆動回路805とが設けられている。
【0108】
またプリント基板806にはコントローラ801、電源回路802が設けられており、コントローラ801または電源回路802から出力された各種信号及び電源電圧は、FPC807を介してパネル800の画素部803、走査線駆動回路804、信号線駆動回路805に供給される。
【0109】
プリント基板806への電源電圧及び各種信号は、複数の入力端子が配置されたインターフェース(I/F)部808を介して供給される。
【0110】
なお、本実施の形態ではパネル800にプリント基板806がFPCを用いて実装されているが、必ずしもこの構成に限定されない。COG(Chip on Glass)方式を用い、コントローラ801、電源回路802をパネル800に直接実装させるようにしても良い。
【0111】
また、プリント基板806において、引きまわしの配線間に形成される容量や配線自体が有する抵抗等によって、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりすることがある。そこで、プリント基板806にコンデンサ、バッファ等の各種素子を設けて、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりするのを防ぐようにしても良い。
【0112】
図9(B)に、プリント基板806の構成をブロック図で示す。インターフェース808に供給された各種信号と電源電圧は、コントローラ801と、電源電圧802に供給される。
【0113】
コントローラ801は、位相ロックドループ(PLL:Phase Locked Loop)810と、制御信号生成部811と、必要に応じてA/Dコンバータ809及びSRAM(Static Random Access Memory)812、813とを備えている。なお、必要に応じて備えるとは、入力される信号がアナログ信号又はデジタル信号の場合や、パネルの画素構成がアナログ信号又はデジタル信号のいずれかにより制御させる場合によって適宜設けるためである。なお、SRAMの代わりに、SDRAMや、高速でデータの書き込みや読み出しが可能であるならばDRAM(Dynamic Random Access Memory)も用いることが可能である。
【0114】
インターフェース808を介して供給されたビデオ信号は、A/Dコンバータ809においてパラレル−シリアル変換され、R、G、Bの各色に対応するビデオ信号として制御信号生成部811に入力される。また、インターフェース808を介して供給された各種信号をもとに、A/Dコンバータ809においてHsync信号、Vsync信号、クロック信号CLK、交流電圧(AC Cont)が生成され、制御信号生成部811に入力される
【0115】
位相ロックドループ810では、インターフェース808を介して供給される各種信号の周波数と、制御信号生成部811の動作周波数の位相とを合わせる機能を有している。制御信号生成部811の動作周波数は、インターフェース808を介して供給された各種信号の周波数と必ずしも同じではないが、互いに同期するように制御信号生成部811の動作周波数を位相ロックドループ810において調整する。
【0116】
制御信号生成部811に入力された信号がビデオ信号の場合、一旦SRAM812、813に書き込まれ、保持される。制御信号生成部811では、SRAM812に保持されている全ビットのビデオ信号のうち、全画素に対応するビデオ信号を1ビット分づつ読み出し、パネル800の信号線駆動回路805に供給する。
【0117】
また制御信号生成部811では、各ビットの、発光素子が発光する期間に関する情報を、パネル800の走査線駆動回路804に供給する。
【0118】
また電源回路802は所定の電源電圧を、パネル800の信号線駆動回路805、走査線駆動回路804及び画素部803に供給する。
【0119】
【発明の効果】
本発明により、高速動作を可能にするための微細化及び応答速度の向上を目的としたゲート絶縁膜の薄膜化に伴う半導体層へのオーバーエッチングの問題が解消される。そのために、高速動作が可能なTFT、応答速度の速いTFTが歩留まり良く作製できるようになる。
【0120】
本発明により、ゲート絶縁膜が薄く形成することができるため、チャネルにキャリアを集めやすく、しきい値の点で有利であり、駆動電圧が低く、高速動作が可能となるTFT及びその作製方法を提供することができる。
【図面の簡単な説明】
【図1】本発明を用いて作製したTFTの図。
【図2】本発明を用いてTFTを作製する際のプロセスを示す図。
【図3】本発明を用いてTFTを作製する際のプロセスを示す図。
【図4】本発明の実施の一例を示す図。
【図5】本発明の実施の一例を示す図。
【図6】本発明の実施の一例を示す図。
【図7】本発明の実施の一例を示す図。
【図8】本発明の実施の一例を示す図。
【図9】本発明の実施の一例を示す図。
【図10】従来の問題点を示す図。
【発明の属する技術分野】
本発明は、薄膜トランジスタ(Thin Film Transistor、以下TFTと記す)、それを用いた電子機器、表示装置、及びそれらの作製方法に関する。特にゲート絶縁膜を薄く形成したTFT及びその作製方法に関する。
【0002】
【従来の技術】
近年、情報の大容量化、処理の高速化の必要性から、高速動作が可能な薄膜トランジスタ(TFT)への要望が大きくなっている。そのため、寄生容量の低下や、ソース領域やドレイン領域の低抵抗化、シリコン結晶の歪みを利用したキャリア移動速度の向上により、高速動作を行うTFTの開発が進められている。
【0003】
また、微細化の実現に起因して、高速動作を行うTFTの開発も活発に進められている。微細化によりチャネル長を短くしたTFTは、キャリアが移動する距離を短くすることができるため、高速動作が可能となる。
【0004】
チャネル長の縮小による高速化は、単にチャネル長を短くすれば可能になるというわけではなく、スケーリング則に基づいて微細化を行うことが必要である。例えば、ある構成のTFTのチャネル長を1/2にしたとする。しかし、単にチャネル長のみを1/2にしたのでは元のTFTと同様の容量は得られない。TFTを構成する他の要素についてもスケーリング則に基づいて膜厚を薄くする等の、縮小が必要となる。
【0005】
また、高速動作を可能にするためには、応答速度を向上させることも有効である。ゲート電極に高い電圧をかければチャネル形成領域にかかる電界が大きくなり応答速度は速くなるが、駆動電圧が高くなり消費電力が大きくなるという弊害が発生する。
【0006】
ここで、ゲート絶縁膜を薄く形成すれば、チャネル形成領域にキャリアをより集めやすくなり、応答速度の向上が期待できる。そのため、ゲート絶縁膜を薄くすることで、低電圧駆動が可能であると共に、高い周波数の応答性の良い絶縁ゲート型電界効果半導体装置を提供することが提案されている(特許文献1参照)。
【0007】
【特許文献1】
特開平6−188421公報 (第2頁)
【0008】
【発明が解決しようとする課題】
ところが、このような微細化やゲート絶縁膜の薄膜化を進めていくと、製造工程におけるエッチング処理の精度の問題が出てくる。特に、ゲート電極をエッチングする際の影響が著しい。すなわち、応答速度を向上させる目的や微細化に伴ってゲート絶縁膜が薄膜化しているため、下層の半導体層までエッチングが及んでしまい、素子が全く動作しなくなってしまう場合がある。高速動作が可能なTFTを実現するためには、ゲート絶縁膜が薄膜化していても歩留まり良くTFTが作製できるようにすることが急務である。以下にゲート絶縁膜が薄い場合の問題について図10を用いて説明する。
【0009】
図10(A)はゲート絶縁膜を半導体層がエッチングにより消失する恐れの無い膜厚(115nm程度)で作製したTFTの一例である。図10(B)は、ガラス上にトップゲート型TFTを作製する際、ゲート絶縁膜を薄く(10nm程度)形成するよう設計した場合の一例である。図10(A)(B)は共に基板1001、下地絶縁膜1002、半導体層1003、ゲート絶縁膜1007、第1のゲート電極1008、第2のゲート電極1009、パッシベーション膜1010、第1の層間絶縁膜、配線1012を有している。
【0010】
図10(A)において半導体層1003aは高濃度不純物領域1004、低濃度不純物領域1005、チャネル形成領域1006を有している。図10(A)のゲート絶縁膜1007aはゲート電極をエッチングする際、ゲート電極と重なっていない部分がエッチングされて薄くなっている。しかし、この場合、ゲート絶縁膜1007aは半導体層上に残存し、エッチングは半導体層にまで及んでいない。但し、図10(A)におけるゲート絶縁膜1007aの厚さでは、応答速度の向上は期待できない。
【0011】
一方、図10(B)に示したように、高速動作を可能にするためゲート絶縁膜1007bを薄く形成した場合、ゲート電極1008、1009のエッチングを行う際、エッチングが半導体層1003bまで及んでしまう。そのため、1013に示すようにゲート電極の下部以外の半導体層が消失してしまうという問題が起こる。もしくは消失まで行かなくても膜減りしてしまう。
【0012】
図10(B)に示すように、ゲート電極の下部以外の半導体層が消失してしまうと、TFTとして全く機能しなくなってしまう。あるいは極度に膜減りしてしまうと、ソース及びドレイン領域の高抵抗化を招き、動作速度が遅くなってしまう。
【0013】
前記問題は、現在用いられている加工法においての、エッチングの位置や深さなどの制御技術が、目的とする膜厚や微細度に応じ要求される正確さに、対応しきれていないために起きることである。
【0014】
また、前記問題は、図10(A)の様にゲート絶縁膜1007aが通常の膜厚であれば、エッチングをゲート絶縁膜の途中で止めることはそれほど困難なことではなく、あまり問題にならない。
【0015】
一方、半導体層の消失を防ぐために、初めから半導体層の膜厚を半導体層全体にわたって厚く形成することも考えられる。しかし、この方法は、動作速度の速い完全空乏型モードで動作する半導体層の厚さに限界(〜50nm程度、条件による)があるうえ、微細化の目的に反することになるため、採用は難しい。
【0016】
以上のようにゲート絶縁膜が薄いために起こる半導体層層の消失、もしくは膜減りによる歩留まり低さが、TFTの応答速度の向上及び微細化を目指す上で大きな障害となっている。そこで本発明は、高速動作を可能にするための微細化及び応答速度の向上を目的としたゲート絶縁膜の薄膜化に伴う半導体層へのオーバーエッチングの問題を解消することを課題とする。
【0017】
【課題を解決するための手段】
そこで本発明は、ゲート絶縁膜を薄く形成したTFTの作製方法において、半導体層の膜減りを想定し、あらかじめ少なくとも膜減りする部分に厚く半導体層を形成しておくことで、半導体層の消失を予防した薄膜TFT及びその作製方法を提供する。
【0018】
本明細書で開示する発明の一つは、絶縁表面上に複数の部分からなる第1の非晶質半導体層を形成し、前記第1の非晶質半導体層を覆って第2の非晶質半導体層を形成し、前記第1の非晶質半導体層と前記第2の非晶質半導体層を結晶化し第1の結晶質半導体層と第2の結晶質半導体層とし、前記第2の結晶質半導体層を覆ってゲート絶縁膜を形成し、前記ゲート絶縁膜上に金属膜を形成し、前記金属膜をパターニングしてからエッチングによってゲート電極を形成し、前記エッチングにより、前記ゲート絶縁膜の前記ゲート電極に覆われていない部分を除去し、かつ前記除去されたゲート絶縁膜の下部に位置していた前記第2結晶質の半導体層の一部又は全部を除去することを特徴とする。
【0019】
また、前記構成において、前記除去されたゲート絶縁膜の下部に位置していた前記第2の結晶質半導体層の全部が除去された後、前記除去されたゲート絶縁膜の下部に位置していた前記第1の結晶質半導体層の一部が除去されること、を特徴とする。
【0020】
また、前記エッチングは一回または複数回行われることを特徴とする。
【0021】
これらの方法によってTFTを作製すれば、従来、ゲート電極が薄いことにより消失してしまっていた半導体層の部分が厚く形成されているために消失せず残り、ゲート絶縁膜を薄く形成しても歩留まり良く生産を行うことができるようになる。
【0022】
また、本明細書で開示する発明の一つは、絶縁表面上の半導体層と、前記ゲート絶縁膜上の第1のゲート電極と、前記第1のゲート電極の少なくとも一部を覆う第2のゲート電極と、前記半導体層と前記第1のゲート電極の間のみに位置するゲート絶縁膜とを有する薄膜トランジスタであって、前記第1のゲート電極下部に位置する半導体層の少なくとも一部の厚さが、前記ゲート電極に覆われていない部分の半導体層の厚さより厚いことを特徴とする薄膜トランジスタである。
【0023】
上記構成を有する本発明は、ゲート絶縁膜が薄く形成されているため、チャネルにキャリアを集めやすく、しきい値の点で有利であり、駆動電圧が低く、高速動作が可能な薄膜トランジスタ及びその作製方法を提供することができる。
【0024】
【実施の形態】
(実施の形態1)
本発明実施の形態について図2、図3を用いて説明する。
【0025】
基板201上に下地絶縁膜202を形成する。基板としては、ガラス基板、石英基板、結晶性ガラスなどの絶縁性基板や、セラミック基板、ステンレス基板、金属基板(タンタル、タングステン、モリブデン等)、半導体基板、プラスチック基板(ポリイミド、アクリル、ポリエチレンテレフタレート、ポリカーボネート、ポリアリレート、ポリエーテルスルホン等)等を用いることができる。これらの中より、プロセスの最高温度や、用途などを考慮して適したものを選ぶ。(図2(A))
【0026】
そして、前記基板201上に下地絶縁膜202a、202bを形成する。下地絶縁膜202a、202bは酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜などの絶縁膜を単層又は2以上の複数層形成して形成する。これらはスパッタ法や減圧CVD法、プラズマCVD法等公知の方法を用いて形成する。本実施の形態では2層の積層構造としているが、もちろん単層でも3層以上の複数層でも構わない。
【0027】
続いて、チャネルの長さ以上、ゲート電極の幅以下の距離だけ離して下地半導体層203a〜203dを形成する。下地半導体層203a〜203dはシリコンまたはシリコンを主成分とする材料(例えばSixGe1−x等)で25〜80nm(好ましくは30〜60nm)の厚さに形成すればよい。作製方法としては、公知の方法、例えばスパッタ法、減圧CVD法、またはプラズマCVD法等が使用できる。本実施の形態では、アモルファスシリコンにより、膜厚55nmで形成した。
【0028】
次いで、半導体膜204を形成する。下地半導体層203a〜203dと同様に、シリコンまたはシリコンを主成分とする材料(例えばSixGe1−x等)で25〜80nm(好ましくは30〜60nm)の厚さに形成すればよい。作製方法としては、公知の方法、例えばスパッタ法、減圧CVD法、またはプラズマCVD法等が使用できる。本実施の形態では、アモルファスシリコンにより膜厚50nmで形成した。
【0029】
続いて、下地半導体層203a〜203d、半導体膜204の結晶化を行った。結晶化は公知の結晶化処理(レーザ結晶化法、熱結晶化法等)または触媒元素を添加して加熱処理を施す結晶化方法を用いて行えばよい。また、これらの結晶化方法を組み合わせて適用してもよい。本実施の形態では、触媒元素を用いた加熱による結晶化を行った。
【0030】
重量換算で10ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布し、半導体膜表面にニッケル溶液の薄い膜205を形成した(図2(B))。塗布に代えてスパッタ法でニッケル元素を全面に散布する方法を用いてもよい。触媒元素としては、ニッケル(Ni)以外に、鉄(Fe)、パラジウム(Pd)、スズ(Sn)、鉛(Pb)、コバルト(Co)、白金(Pt)、銅(Cu)、金(Au)、といった元素などから選んだ一種または複数種を使用してもよい。
【0031】
次いで、加熱処理を行い、下地半導体層203a〜203dと半導体膜204を結晶化させる。触媒元素を用いているため、500℃〜650℃で4〜24時間程度行えばよい。この結晶化処理により、下地半導体層203a〜203dと半導体膜204は結晶質の半導体膜となる。
【0032】
また、加熱による結晶化と合わせてレーザによる結晶化を行い、結晶性を向上させても良い。レーザ結晶化法を適用する場合には、レーザ発振装置として、パルス発振型、または連続発振型の気体または固体及び金属レーザ発振装置を用いれば良い。気体レーザとしては、エキシマレーザ、Arレーザ、Krレーザ等があり、固体レーザとしては、YAGレーザ、YVO4レーザ、YLFレーザ、YAlO3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、サファイアレーザ、金属レーザとしては、ヘリウムカドミウムレーザ、銅蒸気レーザ、金蒸気レーザが挙げられるなどがある。固体レーザのレーザ媒質である結晶には、Cr3+、Cr4+、Nd3+、Er3+、Ce3+、Co2+、Ti3+、Yb3+又は、V3+をから選択される一種又は複数種が不純物としてドープされている。
【0033】
レーザによる結晶化を行う場合には、レーザ発振装置により発振されたレーザは光学系を用いて線状にして照射を行うとよい。線状レーザは通常用いられるシリンドリカルレンズや凹型を有するミラーなどを用いることで得ることができる。照射条件としてはエネルギー密度は0.01〜100MW/cm2程度(好ましくは0.1〜10MW/cm2)、レーザの相対的な移動速度0.5〜2000cm/s程度が挙げられる。また、パルス発振のレーザを用いる場合には、周波数300Hzとし、レーザーエネルギー密度を100〜1500mJ/cm2(代表的には200〜1000mJ/cm2)とするのが望ましい。このとき、レーザ光を50〜98%オーバーラップさせても良い。
【0034】
結晶化処理の後、半導体膜204をエッチングにより所望の形状の半導体層206a〜206dとする(図2(C))。その際、半導体層の下部、少なくともゲート電極の下部に位置しない所には下地半導体層203a〜203dが位置するように設定する。また、下地半導体層203a〜203dはチャネル形成領域の幅以上ゲート電極の幅以下の距離程度離して作られているため、チャネル形成領域の下には下地半導体層は位置しないようにする。これにより、下地半導体層203と半導体層206とのセットで形成された半導体層A〜Dが形成された。
【0035】
なお、半導体膜204を所望の形状にエッチングして半導体層206a〜206dとしてから、前記結晶化処理を行っても構わない。また、結晶化後に結晶化のために使用したニッケルのゲッタリングを行っても良い。さらに、TFTのしきい値を制御するために、半導体層中に微量のリンまたはボロンをチャネルドープしてもよい。
【0036】
ゲッタリングを行う場合は、表面をオゾン水で処理し、1〜5nm程度のバリア膜を形成してから、該バリア層上にスパッタ法にてゲッタリングサイトを形成する。ゲッタリングサイトはアルゴン元素を含む非晶質シリコン膜を膜厚150nm堆積することで形成する。成膜条件は、成膜圧力:0.3Pa、ガス(Ar)流量:50(sccm)、成膜パワー:3kW、基板温度:150℃とした。なお、上記条件での非晶質シリコン膜に含まれるアルゴン元素の原子濃度は、3×1020/cm3〜6×1020/cm3、酸素の原子濃度は1×1019/cm3〜3×1019/cm3程度である。その後、ランプアニール装置を用いて650℃、3分の熱処理を行いゲッタリングする。
【0037】
続いて、ゲート絶縁膜207を形成する。(図2(D))膜厚は5〜10nm程度とし、減圧CVD法またはプラズマCVD法、スパッタ法などでシリコンを含む絶縁膜を形成すれば良い。本実施の形態では酸化シリコン膜を10nmの厚さで用いる。この場合、プラズマCVD法でTEOS(Tetraethyl Ortho Silicate)とO2とを混合し、反応圧力40Pa、基板温度300〜400℃の条件下で、高周波(13.56MHz)電力密度0.5〜0.8W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後400〜500℃の加熱処理によりゲート絶縁膜として良好な特性を得ることができる。また、この絶縁膜の厚さは通常より薄く形成しており、必要とする低いしきい値、低い駆動電圧、高い応答速度が期待できる。
【0038】
次いで、ゲート絶縁膜上に膜厚20〜100nmの第1の導電膜208と第1の導電膜208上に膜厚100〜400nmの第2の導電膜209を形成する。本実施の形態では第1の導電膜208としてTaNを30nm、第2の導電層209としてWを370nmで形成した。TaN膜、W膜共スパッタ法で形成すればよく、TaN膜はTaのターゲットを用いて窒素雰囲気中で、W膜はWのターゲットを用いて成膜すれば良い。ゲート電極として使用するには抵抗が低いことが要求され、特にW膜の抵抗率は20μΩcm以下であることが望ましいため、Wのターゲットは高純度(99.9999%)のターゲットを用いることが望ましく、成膜時の不純物混入にも注意をはらわなければならない。こうして形成されたW膜の低効率は9〜20μΩcmとすることが可能である。
【0039】
なお、本実施の形態では第1の導電層208をTaN、第2の導電層209をWとしたが、これに限定されず、第1の導電層208と第2の導電層209は共にTa、W、Ti、Mo、Al、Cu、Cr、Ndから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜を用いてもよい。また、AgPdCu合金を用いてもよい。さらに、その組み合わせも適宜選択すればよい。また、本実施の形態では、2層の積層構造としたが、1層としてもよいし、もしくは3層以上の積層構造としてもよい。
【0040】
次に、前記導電層をエッチングして電極及び配線を形成するため、フォトリソグラフィーにより露光工程を経てレジストからなるマスクを形成する。本発明では、半導体層A〜Dはチャネル形成領域となる場所が凹形状を呈しており、マスクはエッチング終了後、第1のゲート電極となる部分が凹形状部分を全て覆う程度に残存するように形成する。
【0041】
第1のエッチング処理では第1のエッチング条件と第2のエッチング条件でエッチングを行う。レジストによるマスク210を用い、エッチングし、ゲート電極211a〜211d及び配線212を形成する。エッチング条件は適宜選択すれば良いが、本法では半導体層が消失しないようにあらかじめ下地半導体層を半導体層の下部に敷いているため、オーバーエッチングによる半導体層の消失は起こりにくい(図2(E))。
【0042】
本法では、ICP(Inductively Coupled Plasma:誘導結合プラズマ)エッチング法を使用した。第1のエッチング条件として、エッチング用ガスにCF4、Cl2とO2を用い、それぞれのガス流量比を25/25/10(sccm)とし、1.0Paの圧力でコイル型電極に500WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを行う。基板側(試料ステージ)にも150WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。この第1のエッチング条件によりW膜をエッチングして第1の導電層の端部をテーパー形状とする。第1のエッチング条件でのW膜に対するエッチング速度は200.39nm/min、TaNに対するエッチング速度は80.32nm/min、でありTaNに対するWの選択比は約2.5である。また、この第1のエッチング条件によって、W膜のテーパー角度は約26°となる。
【0043】
続いて、第2のエッチング条件に移ってエッチングを行う。レジストからなるマスク210を除去せず、のこしたまま、エッチング用ガスにCF4とCl2を用い、それぞれのガス流量比を30/30(sccm)、圧力1.0Paでコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して約15秒程度のエッチングを行う。基板側(試料ステージ)にも20WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した第2のエッチング条件ではW膜及びTaN膜とも同程度にエッチングされる。
【0044】
第2のエッチング条件でのWに対するエッチング速度は58.97nm/min、TaNに対するエッチング速度は66.43nm/minである。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。
【0045】
この第1のエッチング処理において、電極に覆われていないゲート絶縁膜は20nm〜50nm程度エッチングされる。ゲート絶縁膜を5〜10nm程度に薄く形成すると、この第1のエッチングにおいて、既にゲート絶縁膜が消失して半導体層もほとんど消失した状態となってしまうことが容易に予想できる。しかし、本法においてはゲート絶縁膜は薄いものの、あらかじめ、ゲート電極に覆われていない部分の半導体層の下部に下地半導体層を設けているため、ゲート絶縁膜がエッチングにより消失しても、まだ十分な厚さの半導体層が残っている。本実施の形態では、パターニングされたゲート電極に覆われていないゲート絶縁膜207が全てエッチングで除去されており、半導体層206a〜dもその一部がエッチングで除去されて薄くなっているが、下地半導体層203a〜203dが存在により、半導体層は消失せずに残っている。
【0046】
上記の第1のエッチング処理においては、基板側に印加されたバイアス電圧の効果により第1の導電層211a−1〜211d−1及び第2の導電層211a−2〜211d−2の端部はテーパー状となる。このように第1のエッチング処理においては、第1の導電層と第2の導電層からなる第1形状の導電層211a〜211dが形成される。
【0047】
次いで、レジストからなるマスク210を除去せずに第2のエッチング処理を行う(図3(A))。第2のエッチング処理では、エッチング用のガスにSF6とCl2とO2を用い、それぞれのガス流量比を24/12/24(sccm)とし、1.3Paの圧力でコイル側の電力に700WのRF(13.56MHz)電力を投入してプラズマを発生して25秒程度エッチングを行う。基板側(試料ステージ)にも10WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。このエッチング条件ではW膜が選択的にエッチングされ、第2形状の導電層213a〜213dを形成した。このとき第1の導電層213a−1〜213d−1はほとんどエッチングされない。
【0048】
そして、レジストからなるマスク210を除去せず、第1のドーピング処理を行う。これにより、半導体層206a〜206dにN型を付与する不純物が低濃度に添加される。第1のドーピング処理はイオンドープ法又はイオン注入法で行えば良い。イオンドープ法の条件はドーズ量が1×1013〜5×1014atoms/cm2、加速電圧が40〜80kVで行えばよい。本実施の形態では加速電圧を50kVとして行った。N型を付与する不純物元素としては15族に属する元素を用いることができ、代表的にはリン(P)または砒素(As)が用いられる。本実施の形態ではリン(P)を使用した。その際、第1の導電層213a−1〜213d−1をマスクとして、自己整合的に低濃度の不純物が添加されている第1の不純物領域(N−−領域)214〜217を形成した。
【0049】
続き、レジストからなるマスク210を除去する。そして新たにレジストからなるマスク218を形成して第1のドーピング処理よりも高い加速電圧で、第2のドーピング処理を行う。第2のドーピング処理もN型を付与する不純物を添加する。イオンドープ法の条件はドーズ量を1×1013〜3×1015atoms/cm2、加速電圧を60〜120kVとすれば良い。本実施の形態ではドーズ量を3.0×1015atoms/cm2とし、加速電圧を65kVとして行った。第2のドーピング処理は第2の導電層213a−2〜213d−2を不純物元素に対するマスクとして用い、第1の導電層213a−1〜213d−1の下方に位置する半導体層にも不純物元素が添加されるようにドーピングを行う。
【0050】
第2のドーピングを行うと、半導体層206a〜206dの第1の導電層213a−1〜213d−1と重なっている部分のうち、第2の導電層213a−2〜213d−2に重なっていない部分もしくはマスク218に覆われていない部分に、第2の不純物領域(N−領域、Lov領域)219が形成される。第2の不純物領域219には1×1018〜5×1019atoms/cm3の濃度範囲でN型を付与する不純物が添加される。また、半導体層206a〜206dのうち、第1形状の導電層213a−1〜213d−1にもマスク219にも覆われておらず、露出している部分(第3の不純物領域:N+領域)220、221には1×1019〜5×1021atom/cm3の範囲で高濃度にN型を付与する不純物が添加される。また、半導体層206cにはN+領域が存在するが、一部マスクのみに覆われている部分222がある。この部分のN型を付与する不純物の濃度は、第1のドーピング処理で添加された不純物濃度のままであるので、引き続き第1の不純物領域(N−−領域)222と呼ぶことにする。
【0051】
なお、本実施の形態では2回のドーピング処理により各不純物領域を形成したが、これに限定されることは無く、適宜条件を設定して、一回もしくは複数回のドーピングによって所望の不純物濃度を有する不純物領域を形成すれば良い。
【0052】
次いで、図3(C)に示すように、レジストからなるマスク218を除去した後、新たにレジストからなるマスク227を形成し、第3のドーピング処理を行う。第3のドーピング処理により、Pチャネル型TFTとなる半導体層に前記第1の導電型及び前記第2の導電型とは逆の導電型を付与する不純物元素が添加された第4の不純物領域(P+領域)223、224及び第5の不純物領域(P−領域)225、226が形成される。
【0053】
第3のドーピング処理では、レジストからなるマスクに覆われておらず、更に第1の導電層とも重なっていない部分223、224に、第4の不純物領域(P+領域)が形成され、レジストからなるマスクに覆われておらず、且つ第1の導電層と重なっており、第2の導電層と重なっていない部分225、226に第5の不純物領域(P−領域)が形成される。P型を付与する不純物元素としては、ホウ素(B)、アルミニウム(Al)、ガリウム(Ga)など周期律表第13族の元素が知られている。
【0054】
本実施の形態では、第4の不純物領域及び第5の不純物領域を形成するP型の不純物元素としてはホウ素(B)を選択し、ジボラン(B2H6)を用いたイオンドープ法で形成した。イオンドープ法の条件としては、ドーズ量を1×1016atoms/cm2とし、加速電圧を80kVとした。
【0055】
なお、第3のドーピング処理の際には、Nチャネル型TFTを形成する半導体層A,Cはレジストからなるマスク227に覆われている。
【0056】
ここで、第1及び第2のドーピング処理によって、第4の不純物領域(P+領域)223、224及び第5の不純物領域(P−領域)225、226にはそれぞれ異なる濃度でリンが添加されている。しかし、第4の不純物領域(P+領域)223、224及び第5の不純物領域(P−領域)225、226のいずれの領域においても、第3のドーピング処理によって、P型を付与する不純物元素の濃度が1×1019〜5×1021atoms/cm2となるようにドーピング処理される。そのため、第4の不純物領域(P+領域)223、224及び第5の不純物領域(P−領域)225、226は、Pチャネル型TFTのソース領域及びドレイン領域として問題無く機能する。
【0057】
なお、本実施の形態では、第3のドーピング一回で、第4の不純物領域(P+領域)223、224及び第5の不純物領域(P−領域)225、226を形成したが、これに限定はされない。ドーピング処理の条件によって適宜複数回のドーピング処理により第4の不純物領域(P+領域)223、224及び第5の不純物領域(P−領域)225、226を形成してもよい。
【0058】
次いで、図3(D)に示すように、レジストからなるマスク227を除去して第1のパッシベーション膜228を形成する。この第1のパッシベーション膜としてはシリコンを含む絶縁膜を100〜200nmの厚さに形成する。成膜法としてはプラズマCVD法や、スパッタ法を用いればよい。本実施の形態では、プラズマCVD法により膜厚100nmの酸化窒化珪素膜を形成した。酸化窒化シリコン膜を用いる場合には、プラズマCVD法でSiH4、N2O、NH3から作製される酸化窒化シリコン膜、またはSiH4、N2Oから作製される酸化窒化シリコン膜を形成すれば良い。この場合の作製条件は反応圧力20〜200Pa、基板温度300〜400℃とし、高周波(60MHz)電力密度0.1〜1.0W/cm2である。また、第1のパッシベーション膜228としてSiH4、N2O、H2から作製される酸化窒化水素化シリコン膜を適用しても良い。もちろん、第1のパッシベーション膜228は、本実施の形態のような酸化窒化シリコン膜の単層構造に限定されるものではなく、他のシリコンを含む絶縁膜を単層構造、もしくは積層構造として用いても良い。
【0059】
その後、加熱処理(熱処理)を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。熱アニール法としては、酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜700℃で行えば良く、本実施の形態では410℃、1時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、又はラピッドサーマルアニール法(RTA法)を適用することができる。
【0060】
また、第1のパッシベーション膜228を形成した後で熱処理を行うことで、活性化処理と同時に半導体層の水素化も行うことができる。水素化は、第1のパッシベーション膜228に含まれる水素によって、半導体層のダングリングボンドを終端するものである。
【0061】
また、第1のパッシベーション膜228を形成する前に加熱処理を行ってもよい。但し、第1の導電層213a−1〜213d−1及び第2の導電層213a−2〜213d−2を構成する材料が熱に弱い場合には、本実施の形態のように配線などを保護するため、第1のパッシベーション膜228を形成した後で熱処理を行うことが望ましい。さらに、この場合、第1のパッシベーション膜228がないため、当然パッシベーション膜に含まれる水素を利用しての水素化は行うことができない。
【0062】
この場合は、プラズマにより励起された水素を用いる手段(プラズマ水素化)を用いての水素化や、3〜100%の水素を含む雰囲気中において、300〜450℃で1〜12時間の加熱処理による水素化を用いれば良い。
【0063】
次いで、図1に示すように、第1のパッシベーション膜228上に、第1の層間絶縁膜229を形成する。第1の層間絶縁膜229としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、CVD法により形成された酸化シリコン膜や、SOG(Spin On Glass)法により塗布された酸化シリコン膜などを用いることができ、有機絶縁膜としてはポリイミド、ポリアミド、BCB(ベンゾシクロブテン)、アクリルまたはポジ型感光性有機樹脂、ネガ型感光性有機樹脂等の膜を用いることができる。また、アクリル膜と酸化窒化シリコン膜の積層構造を用いても良い。
【0064】
本実施の形態では、膜厚1.6μmの非感光性アクリル膜を形成した。第1の層間絶縁膜229によって、基板201上に形成されたTFTによる凹凸を緩和し、平坦化することができる。とくに、第1の層間絶縁膜229は平坦化の意味合いが強いので、平坦化されやすい材質の絶縁膜を用いることが好ましい。
【0065】
その後、第1の層間絶縁膜229上に窒化酸化シリコン膜等からなる第2のパッシベーション膜230を形成する。膜厚は10〜200nm程度で形成すれば良く、第2のパッシベーション膜によって第1の層間絶縁膜229へ水分が出入りすることを抑制することができる。また、第2のパッシベーション膜には、窒化シリコン膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、ダイヤモンドライクカーボン(DLC)膜やカーボンナイトライド(CN)膜も同様に使用できる。
【0066】
またRFスパッタ法を用いて成膜された膜は緻密性が高く、バリア性に優れている。RFスパッタの条件は、例えば酸化窒化珪素膜を成膜する場合、Siターゲットで、N2、Ar、N2Oをガスの流量比が31:5:4となるように流し、圧力0.4Pa、電力3000Wとして成膜する。また、例えば窒化珪素膜を成膜する場合、Siターゲットで、チャンバー内のN2、Arをガスの流量比が20:20となるように流し、圧力0.8Pa、電力3000W、成膜温度を215℃として成膜する。本実施の形態では、RFスパッタ法を用いて、酸化窒化シリコン膜を70nmの膜厚で形成した。
【0067】
次いで、エッチングにより第2のパッシベーション膜230、第1の層間絶縁膜229及び第1のパッシベーション膜228をエッチングし、第3の不純物領域220、221及び第4の不純物領域223、224に達するコンタクトホールを形成する。
【0068】
続いて、各不純物領域とそれぞれ電気的に接続する配線231〜236及び電極237を形成する。なお、これらの配線は、膜厚50nmのTi膜と膜厚500nmの合金膜(AlとTi)との積層膜をパターニングして形成する。もちろん、に2層構造に限らず、単層構造でも良いし、3層以上の積層構造にしても良い。また、配線材料としては、AlとTiに限らない。例えばTaN膜上にAl膜やCu膜を形成し、更にTi膜を形成した積層膜をパターニングして配線を形成しても良い。
【0069】
本発明はこのようにして、図1の形態を得ることができ、ゲート絶縁膜の薄い、高速動作が可能なTFTを作製することができる。
【0070】
(実施の形態2)
本実施の形態では、本発明のTFTにより表示装置を作製する例について図4、図5及び図6を用いて説明する。
【0071】
図1に示した本発明のTFTを作成後、TFTの配線253と一部重なるように、透明導電膜からなる第1の電極254を形成する。透明導電膜としては仕事関数の大きい材質を用いて作製することが望ましく、酸化インジウムと酸化スズの化合物(ITO)、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム、窒化チタンなどを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。この第1の電極254が発光素子の陽極となる。本実施の形態では第1の電極254にはITOを使用した。ITOは0.1μmの厚みにスパッタ法により形成した。
【0072】
また、この透明導電膜を形成する方法は、本実施の形態で示したようにTFTの配線253を形成した後に形成する方法の他、図6(i)に示したように配線253を形成する前に形成する方法(図6(i)B)、配線253形成後、絶縁物を形成してからコンタクトホールを開口して形成する方法(図6(i)C)などの方法で形成してもよい。図6(i)Aは本法の形態である。
【0073】
次いで、電極の端面を覆うように絶縁物255を形成する。絶縁物255は無機または有機の材料で形成することができるが、感光性の有機物を使用して形成すると、開口部の形状が発光層を蒸着する際に段切れなどが起こりにくいものとなり好適である。例えば、絶縁物255の材料としてネガ型の感光性アクリルを用いた場合、図6(ii)Aのように、絶縁物255の上端部に第1の曲率半径を有する曲面を有し、前記絶縁物の下端部に第2の曲率半径を有する曲面を有するように形成することができる。前記第1の曲率半径及び前記第2の曲率半径は、0.2μm〜3μm、また前記開口部の壁面のITOに対する角度は35°以上とすることが好ましい。また、感光性はネガ型に限らずポジ型を用いることができる。その際、ポジ型を用いた場合の開口部の形状は図6(ii)Bのように絶縁物の上端部は曲率半径を有する曲面となる。感光性の有機物を用いず、絶縁物255の開口部をドライエッチングで作製した場合は図6(ii)Cのような形状となる。
【0074】
その後、PVA(ポリビニルアルコール)系の多孔質体を用いて拭い、ゴミ等の除去を行う。なお本実施の形態では、PVAの多孔質体を用いた拭浄により、ITOや絶縁膜をエッチングしたときに発生する微粉(ゴミ)の除去を行った。
【0075】
次いで発光層の蒸着前処理に、全体にPEDOTを塗布し、ベークを行ってもよい。このとき、PEDOTはITOとの濡れ性が良くないため、一旦PEDOTを塗布後、水洗し、再度PEDOTを塗布することが好ましい。その後、常圧で加熱を行って水分を飛ばしてから、減圧雰囲気で加熱を行う。なお、本実施の形態では、PEDOTを塗布後、170℃の減圧雰囲気で4時間加熱し、その後30分かけて自然冷却を行う。
【0076】
そして、蒸着装置を用いて、蒸着源を移動させながら蒸着を行う。例えば、真空度が5×10−3Torr(0.665Pa)以下、好ましくは10−4〜10−6Torrまで真空排気された成膜室で蒸着を行う。蒸着の際、抵抗加熱により、予め有機化合物は気化されており、蒸着時にシャッターが開くことにより基板の方向へ飛散する。気化された有機化合物は、上方に飛散し、メタルマスクに設けられた開口部を通って基板に蒸着され、発光層256(正孔輸送層、正孔注入層、電子輸送層、電子注入層を含む)が形成される。
【0077】
ここでは蒸着法により発光層256を形成した例を示したが、特に限定されず、塗布法(スピンコート法、インクジェット法など)により高分子からなる発光層を形成してもよい。また、本実施の形態では、有機化合物層として低分子材料からなる層を積層した例を示したが、高分子材料からなる層と、低分子材料からなる層とを積層してもよい。また、RGBの発光層を形成してフルカラー表示を行っても、単色の発光層を形成し、色変換層やカラーフィルターを用いて、フルカラー表示を行ってもよい。また、無機の材料を用いても良い。
【0078】
発光素子の発光機構は、一対の電極間に有機化合物層を挟んで電圧を印加することにより、陰極から注入された電子および陽極から注入された正孔が有機化合物層中の発光中心で再結合して分子励起子を形成し、その分子励起子が基底状態に戻る際にエネルギーを放出して発光するといわれている。励起状態には一重項励起と三重項励起が知られ、発光はどちらの励起状態を経ても可能であると考えられている。
【0079】
発光層は通常、積層構造となっており、この積層構造はコダック・イーストマン・カンパニーのTangらが提案した「正孔輸送層/電界発光層/電子輸送層」という構成が代表的である。この構造は非常に発光効率が高いため、現在研究開発が進められている発光装置はほとんどこの構造が採用されている。また、他にも陽極上に正孔注入層/正孔輸送層/電界発光層/電子輸送層、または正孔注入層/正孔輸送層/電界発光層/電子輸送層/電子注入層の順に積層する構造も良い。電界発光層に対して蛍光性色素等をドーピングしても良い。
【0080】
なお、本明細書において、陰極と陽極との間に設けられる全ての層を総称して発光層という。したがって、上述した正孔注入層、正孔輸送層、電界発光層、電子輸送層及び電子注入層は、全て発光層に含まれるものとする。これらは、低分子系有機化合物材料、中分子系有機化合物材料、又は高分子系有機化合物材料のいずれか、或いは、両者を適宣組み合わせて形成することが可能である。また、電子輸送性材料と正孔輸送性材料を適宜混合させた混合層、又はそれぞれの接合界面に混合領域を形成した混合接合を形成しても良い。又、有機系の材料のほかに無機系の発光材料を使用しても良い。
【0081】
次いで、上記発光層上に、第2の電極257を陰極として形成する。第2の電極257は、仕事関数の小さい金属(Li、Mg、Cs)を含む薄膜を用いて形成すればよい。また更に、Li、Mg、Cs等を含む薄膜上に積層した透明導電膜(ITO(酸化インジウム酸化スズ合金)、酸化インジウム酸化亜鉛合金(In2O3―ZnO)、酸化亜鉛(ZnO)等)との積層膜で形成すると好ましい。膜厚は陰極として作用するように適宜設定すればよいが、0.01〜1μm程度の厚さに電子ビーム蒸着法で形成すればよい。
【0082】
ここで、電子ビーム蒸着法を用いると、加速電圧が高すぎた場合放射線を発生し、TFTにダメージを与えてしまう。しかし、加速電圧が低すぎても成膜速度が下がり、生産性が低下するため対策として、第2の電極257を陰極として作用しうる膜厚より過剰には成膜しないようにする。陰極が薄ければ成膜速度が遅くても生産性にさほどの影響は現れない。この場合陰極の膜厚が薄いことで高抵抗化してしまう問題も発生するが、陰極上に低抵抗金属であるAlなどを抵抗加熱蒸着やスパッタ法などで形成し、積層構造とすることで解決できる。
【0083】
次に、絶縁物255及び第2の電極257上に、第3のパッシベーション膜258を成膜した。第2のパッシベーション膜230と第3のパッシベーション膜258は、共に水分や酸素などの発光素子の劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばDLC膜、窒化炭素膜、RFスパッタ法で形成された窒化珪素膜等を用いるのが望ましい。またその膜厚は、10〜200nm程度とするのが望ましい。
【0084】
こうして図4(A)に示すような発光素子を得ることができる。図7で詳しく説明するが、その上にシーリング材としてプラスチックフィルムを設け、間の空間に不活性気体を充填する。そして異方性導電膜を用いてFPC(フレキシブルプリントサーキット)により外部端子と接続することで発光表示装置(表示モジュール)が完成する。
【0085】
また、図5に発光表示装置の画素部の上面図を示した。図4中のA−A’、B−Bは図5のA−A’、B−B’に対応し、図4には断面図が示されている。
【0086】
画素部は、ソース信号先501、ゲート信号線502、電流供給線503、スイッチング用TFT504、駆動用TFT505、画素電極506、発光素子507、保持容量508を有している。
【0087】
本実施の形態は基板側(底面)から光を取り出す例を示したが、上面から光を取り出すようにするには、積層構造を図4(B)に示すようにする。その際は、第2の電極は透光性を有する材料で形成すれば良い。
【0088】
本発明を使用すると、TFTのゲート絶縁膜が薄いために高速動作が可能となり、より表示能力に優れた表示装置を提供することが可能となる。また、歩留まりも向上し、生産性も良くなる。
【0089】
(実施の形態3)
半導体装置の全体の構成について、図7を用いて説明する。図7は、TFTが形成された素子基板をシーリング材によって封止することによって形成された半導体装置の上面図であり、図7(B)は図7(A)のB−B’における断面図、図7(C)は図7(A)のA−A’における断面図である。
【0090】
図7(A)〜図7(C)において、基板401上には、画素部(表示部)402、該画素部402を囲むように設けられた信号線駆動回路403、走査線駆動回路404a、404b及び保護手段405が配置され、これらを囲むようにしてシール材406が設けられている。画素部402の構造については、上述の実施の形態及びその説明を参照すれば良い。シール材406としては、ガラス材、金属材(代表的にはステンレス材)、セラミックス材、プラスチック材(プラスチックフィルムも含む)が用いられる。
【0091】
このシール材406は、信号線駆動回路403、走査線駆動回路404a、404b及び保護手段405の一部に重畳させて設けても良い。そして、該シール材406を用いてシーリング材407が設けられ、基板401、シール材406及びシーリング材407によって密閉空間408が形成される。シーリング材407には予め凹部の中に吸湿剤(酸化バリウムもしくは酸化カルシウム等)409が設けられ、上記密閉空間408の内部において、水分や酸素等を吸着して清浄な雰囲気に保ち、発光素子の劣化を抑制する役割を果たす。この凹部は目の細かいメッシュ状のカバー材410で覆われており、該カバー材410は、空気や水分は通し、吸湿剤409は通さない。なお、密閉空間408は、窒素もしくはアルゴン等の希ガスで充填しておけばよく、不活性であれば樹脂もしくは液体で充填することも可能である。
【0092】
また、基板401上には、信号線駆動回路403及び走査線駆動回路404a、404bに信号を伝達するための入力端子部411が設けられ、該入力端子部411へはFPC412を介してビデオ信号等のデータ信号が伝達される。入力端子部411の断面は、図7(B)の通りであり、走査線もしくは信号線と同時に形成された配線からなる入力配線413とFPC412側に設けられた配線415とを、導電体416を分散させた樹脂417を用いて電気的に接続してある。なお、導電体416としては、球状の高分子化合物に金もしくは銀といったメッキ処理を施したものを用いれば良い。
【0093】
本実施の形態において、保護手段405は、画素部202及び入力端子部411と信号線駆動回路403との間に設けられている。入力端子部411と信号線駆動回路403との間に設けられた保護手段405は、両者の間に突発的なパルス信号等の静電気が入った際に、該パルス信号を外部へ逃がす役割を果たす。勿論、保護手段405は、他の場所、例えば画素部402と信号線駆動回路403との間や画素部402と走査線駆動回路404a、404bの間などに設けても構わない。
【0094】
(実施の形態4)
本発明が適用される電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。それらの電子機器の具体例を図8に示す。
【0095】
図8(A)は発光装置であり、筐体2001、支持台2002、表示部2003、スピーカー部2004、ビデオ入力端子2005等を含む。本発明は表示部2003に適用することができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光装置は、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【0096】
図8(B)はデジタルスチルカメラであり、本体2101、表示部2102、受像部2103、操作キー2104、外部接続ポート2105、シャッター2106等を含む。本発明は、表示部2102に適用することができる。
【0097】
図8(C)はノート型パーソナルコンピュータであり、本体2201、筐体2202、表示部2203、キーボード2204、外部接続ポート2205、ポインティングマウス2206等を含む。本発明は、表示部2203に適用することができる。
【0098】
図8(D)はモバイルコンピュータであり、本体2301、表示部2302、スイッチ2303、操作キー2304、赤外線ポート2305等を含む。本発明は、表示部2302に適用することができる。
【0099】
図8(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体2401、筐体2402、表示部A2403、表示部B2404、記録媒体(DVD等)読み込み部2405、操作キー2406、スピーカー部2407等を含む。表示部A2403は主として画像情報を表示し、表示部B2404は主として文字情報を表示するが、本発明は表示部A、B2403、2404に適用することができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【0100】
図8(F)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体2501、表示部2502、アーム部2503を含む。本発明は、表示部2502に適用することができる。
【0101】
図8(G)はビデオカメラであり、本体2601、表示部2602、筐体2603、外部接続ポート2604、リモコン受信部2605、受像部2606、バッテリー2607、音声入力部2608、操作キー2609等を含む。本発明は、表示部2602に適用することができる。
【0102】
図8(H)は携帯電話であり、本体2701、筐体2702、表示部2703、音声入力部2704、音声出力部2705、操作キー2706、外部接続ポート2707、アンテナ2708等を含む。本発明は、表示部2703に適用することができる。なお、表示部2703は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。
【0103】
なお、将来的に発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【0104】
また、上記電子機器はインターネットやCATV(ケーブルテレビ)などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【0105】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、高速動作が可能であるため表示性能が向上し、より高品質な画像を提供することが可能となる。また、スループットも向上するため、低価格化の実現にも貢献する。
【0106】
(実施の形態5)
実施の形態4において示した電子機器には、発光素子又は液晶素子が封止された状態にあるパネルに、コントローラ、電源回路等を含むICが実装された状態にあるモジュールが搭載されている。モジュールとパネルは、共に表示装置の一形態に相当する。本実施の形態では、モジュールの具体的な構成について説明する。
【0107】
図9(A)に、コントローラ801及び電源回路802がパネル800に実装されたモジュールの外観図を示す。パネル800には、発光素子が各画素に設けられた画素部803と、前記画素部803が有する画素を選択する走査線駆動回路804と、選択された画素に信号を供給する信号線駆動回路805とが設けられている。
【0108】
またプリント基板806にはコントローラ801、電源回路802が設けられており、コントローラ801または電源回路802から出力された各種信号及び電源電圧は、FPC807を介してパネル800の画素部803、走査線駆動回路804、信号線駆動回路805に供給される。
【0109】
プリント基板806への電源電圧及び各種信号は、複数の入力端子が配置されたインターフェース(I/F)部808を介して供給される。
【0110】
なお、本実施の形態ではパネル800にプリント基板806がFPCを用いて実装されているが、必ずしもこの構成に限定されない。COG(Chip on Glass)方式を用い、コントローラ801、電源回路802をパネル800に直接実装させるようにしても良い。
【0111】
また、プリント基板806において、引きまわしの配線間に形成される容量や配線自体が有する抵抗等によって、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりすることがある。そこで、プリント基板806にコンデンサ、バッファ等の各種素子を設けて、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりするのを防ぐようにしても良い。
【0112】
図9(B)に、プリント基板806の構成をブロック図で示す。インターフェース808に供給された各種信号と電源電圧は、コントローラ801と、電源電圧802に供給される。
【0113】
コントローラ801は、位相ロックドループ(PLL:Phase Locked Loop)810と、制御信号生成部811と、必要に応じてA/Dコンバータ809及びSRAM(Static Random Access Memory)812、813とを備えている。なお、必要に応じて備えるとは、入力される信号がアナログ信号又はデジタル信号の場合や、パネルの画素構成がアナログ信号又はデジタル信号のいずれかにより制御させる場合によって適宜設けるためである。なお、SRAMの代わりに、SDRAMや、高速でデータの書き込みや読み出しが可能であるならばDRAM(Dynamic Random Access Memory)も用いることが可能である。
【0114】
インターフェース808を介して供給されたビデオ信号は、A/Dコンバータ809においてパラレル−シリアル変換され、R、G、Bの各色に対応するビデオ信号として制御信号生成部811に入力される。また、インターフェース808を介して供給された各種信号をもとに、A/Dコンバータ809においてHsync信号、Vsync信号、クロック信号CLK、交流電圧(AC Cont)が生成され、制御信号生成部811に入力される
【0115】
位相ロックドループ810では、インターフェース808を介して供給される各種信号の周波数と、制御信号生成部811の動作周波数の位相とを合わせる機能を有している。制御信号生成部811の動作周波数は、インターフェース808を介して供給された各種信号の周波数と必ずしも同じではないが、互いに同期するように制御信号生成部811の動作周波数を位相ロックドループ810において調整する。
【0116】
制御信号生成部811に入力された信号がビデオ信号の場合、一旦SRAM812、813に書き込まれ、保持される。制御信号生成部811では、SRAM812に保持されている全ビットのビデオ信号のうち、全画素に対応するビデオ信号を1ビット分づつ読み出し、パネル800の信号線駆動回路805に供給する。
【0117】
また制御信号生成部811では、各ビットの、発光素子が発光する期間に関する情報を、パネル800の走査線駆動回路804に供給する。
【0118】
また電源回路802は所定の電源電圧を、パネル800の信号線駆動回路805、走査線駆動回路804及び画素部803に供給する。
【0119】
【発明の効果】
本発明により、高速動作を可能にするための微細化及び応答速度の向上を目的としたゲート絶縁膜の薄膜化に伴う半導体層へのオーバーエッチングの問題が解消される。そのために、高速動作が可能なTFT、応答速度の速いTFTが歩留まり良く作製できるようになる。
【0120】
本発明により、ゲート絶縁膜が薄く形成することができるため、チャネルにキャリアを集めやすく、しきい値の点で有利であり、駆動電圧が低く、高速動作が可能となるTFT及びその作製方法を提供することができる。
【図面の簡単な説明】
【図1】本発明を用いて作製したTFTの図。
【図2】本発明を用いてTFTを作製する際のプロセスを示す図。
【図3】本発明を用いてTFTを作製する際のプロセスを示す図。
【図4】本発明の実施の一例を示す図。
【図5】本発明の実施の一例を示す図。
【図6】本発明の実施の一例を示す図。
【図7】本発明の実施の一例を示す図。
【図8】本発明の実施の一例を示す図。
【図9】本発明の実施の一例を示す図。
【図10】従来の問題点を示す図。
Claims (7)
- 絶縁表面上に複数の部分からなる第1の非晶質半導体層を形成し、
前記第1の非晶質半導体層を覆って第2の非晶質半導体層を形成し、
前記第1の非晶質半導体層と前記第2の非晶質半導体層を結晶化し第1の結晶質半導体層と第2の結晶質半導体層とし、
前記第2の結晶質半導体層を覆ってゲート絶縁膜を形成し、
前記ゲート絶縁膜上に金属膜を形成し、
前記金属膜をパターニングしてからエッチングによってゲート電極を形成し、
前記エッチングにより、前記ゲート絶縁膜の前記ゲート電極に覆われていない部分を除去し、かつ前記除去されたゲート絶縁膜の下部に位置していた前記第2結晶質の半導体層の一部又は全部を除去すること、
を特徴とする薄膜トランジスタの作製方法。 - 請求項1において、前記除去されたゲート絶縁膜の下部に位置していた前記第2の結晶質半導体層の全部が除去された後、前記除去されたゲート絶縁膜の下部に位置していた前記第1の結晶質半導体層の一部が除去されること、を特徴とする薄膜トランジスタの作製方法。
- 請求項1又は請求項2のいずれか一において、前記エッチングは一回または複数回行われることを特徴とする薄膜トランジスタの作製方法。
- 絶縁表面上の半導体層と、
前記ゲート絶縁膜上の第1のゲート電極と、
前記第1のゲート電極の少なくとも一部を覆う第2のゲート電極と
前記半導体層と前記第1のゲート電極の間のみに位置するゲート絶縁膜と、
を有する薄膜トランジスタであって、
前記第1のゲート電極下部に位置する半導体層の少なくとも一部の厚さが、前記ゲート電極に覆われていない部分の半導体層の厚さより厚いことを特徴とする半導体装置。 - 請求項4において、前記半導体層は前記第1のゲート電極と重なっていない部分に不純物領域を有することを特徴とする薄膜トランジスタ。
- 請求項5において、前記半導体層は前記第1のゲート電極と重なっていない部分に高濃度不純物領域を有することを特徴とする薄膜トランジスタ。
- 請求項5または請求項6において、前記半導体層のうち前記第1のゲート電極の下部に位置しており、且つ前記第2の電極の下部に位置していない部分に低濃度不純物領域を有することを特徴とする薄膜トランジスタ。
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JP2002290238A JP2004128217A (ja) | 2002-10-02 | 2002-10-02 | 薄膜トランジスタ及びその作製方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2015188084A (ja) * | 2014-03-14 | 2015-10-29 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
EP1944804A3 (en) * | 2007-01-11 | 2016-07-13 | Samsung Display Co., Ltd. | Organic light emitting device and manufacturing method thereof |
CN107579003A (zh) * | 2017-08-31 | 2018-01-12 | 京东方科技集团股份有限公司 | 薄膜晶体管及制作方法、显示基板及制作方法、显示装置 |
-
2002
- 2002-10-02 JP JP2002290238A patent/JP2004128217A/ja active Pending
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