CN107579003A - 薄膜晶体管及制作方法、显示基板及制作方法、显示装置 - Google Patents

薄膜晶体管及制作方法、显示基板及制作方法、显示装置 Download PDF

Info

Publication number
CN107579003A
CN107579003A CN201710778593.8A CN201710778593A CN107579003A CN 107579003 A CN107579003 A CN 107579003A CN 201710778593 A CN201710778593 A CN 201710778593A CN 107579003 A CN107579003 A CN 107579003A
Authority
CN
China
Prior art keywords
pattern
conductive
layer
grid
gate insulator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710778593.8A
Other languages
English (en)
Other versions
CN107579003B (zh
Inventor
刘威
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201710778593.8A priority Critical patent/CN107579003B/zh
Publication of CN107579003A publication Critical patent/CN107579003A/zh
Priority to PCT/CN2018/083535 priority patent/WO2019041829A1/zh
Priority to US16/326,257 priority patent/US10943984B2/en
Application granted granted Critical
Publication of CN107579003B publication Critical patent/CN107579003B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10OLED displays
    • H10K59/12Active-matrix OLED [AMOLED] displays
    • H10K59/122Pixel-defining structures or layers, e.g. banks
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10OLED displays
    • H10K59/12Active-matrix OLED [AMOLED] displays
    • H10K59/123Connection of the pixel electrodes to the thin film transistors [TFT]
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10OLED displays
    • H10K59/12Active-matrix OLED [AMOLED] displays
    • H10K59/1201Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)

Abstract

本发明实施例提供一种薄膜晶体管及制作方法、显示基板及制作方法、显示装置,涉及显示装置技术领域,能够增强薄膜晶体管的电学特性,提高显示装置的显示效果。所述薄膜晶体管包括设置在衬底基板上的有源层图案、设置在有源层图案上的栅极绝缘图案,以及设置在栅极绝缘图案上的栅极;栅极与栅极绝缘图案之间设置有导电图案,导电图案与栅极电连接;导电图案与栅极绝缘图案在衬底基板上的正投影重合。本发明用于显示装置。

Description

薄膜晶体管及制作方法、显示基板及制作方法、显示装置
技术领域
本发明涉及显示装置技术领域,尤其涉及薄膜晶体管及制作方法、显示基板及制作方法、显示装置。
背景技术
由于顶栅结构的TFT(Thin Film Transistor,薄膜晶体管)具有较低的寄生电容,较优良的电学特性,因此被广泛应用于显示装置中。
常规的顶栅TFT如图1所示,一般包括形成于衬底基板01上的有源层图案02,形成于有源层图案02上的栅极绝缘图案03,形成于栅极绝缘图案03上的栅极04,以及通过过孔与有源层图案02连接的源极05和漏极06。现有技术中在制作顶栅结构的TFT时,由于要采用到栅极04与栅极绝缘图案03的自对准工艺,而栅极04通常采用湿法刻蚀工艺制作,栅极绝缘图案03通过干法刻蚀工艺制作,在利用湿法刻蚀工艺刻蚀栅极04时,由于刻蚀液会在光刻胶下面多刻蚀一小段距离,这样导致栅极04相比栅极绝缘图案03短出一小段距离,即栅极04与栅极绝缘图案03在衬底基板01上的正投影不能完全重合。由于这一小段距离没有栅极04在上方,导致缺少栅极04覆盖的栅极绝缘图案03下方的有源层图案02没有被栅极04调控,进而导致顶栅结构的TFT的开启电流不足,从而影响顶栅TFT的电学特性,使得显示装置的显示效果也受到影响。
发明内容
本发明的实施例提供一种薄膜晶体管及制作方法、显示基板及制作方法、显示装置,能够增强薄膜晶体管的电学特性,提高显示装置的显示效果。
为达到上述目的,本发明的实施例采用如下技术方案:
一方面,本发明实施例提供一种薄膜晶体管,包括设置在衬底基板上的有源层图案、设置在所述有源层图案上的栅极绝缘图案,以及设置在所述栅极绝缘图案上的栅极;
所述栅极与所述栅极绝缘图案之间设置有导电图案,所述导电图案与所述栅极电连接;
所述导电图案与所述栅极绝缘图案在所述衬底基板上的正投影重合。
可选的,所述导电图案包括非金属导电材料。
可选的,所述导电图案包括石墨烯材料或碳纳米管网络。
可选的,所述衬底基板和所述有源层图案之间还设置有缓冲层;
所述薄膜晶体管还包括覆盖所述栅极的层间介质层,以及设置在所述层间介质层上的源极和漏极,所述源极和所述漏极分别通过过孔与所述有源层图案电连接。
另一方面,本发明实施例提供一种显示基板,包括上述任意一种所述的薄膜晶体管。
可选的,所述显示基板还包括像素电极,所述像素电极与所述导电图案同层同材料设置;
所述像素电极与所述薄膜晶体管的漏极电连接。
可选的,所述显示基板还包括第一绝缘图案,所述第一绝缘图案与所述栅极绝缘图案同层设置。
可选的,还包括设置在所述像素电极的边缘位置上的刻蚀阻挡保留图案;
所述刻蚀阻挡保留图案与所述栅极同层同材料设置。
可选的,还包括覆盖所述薄膜晶体管的钝化层,以及设置在所述钝化层上的像素界定层。
再一方面,本发明实施例提供一种显示装置,包括上述任意一种所述的显示基板。
又一方面,本发明实施例提供一种薄膜晶体管的制作方法,包括:
在衬底基板上形成有源层图案;
在包含所述有源层图案的衬底基板上形成依次层叠分布的栅极绝缘图案、导电图案和栅极;所述导电图案与所述栅极绝缘图案在所述衬底基板上的正投影重合;所述栅极位于所述导电图案上且与所述导电图案电连接。
可选的,所述在包含所述有源层图案的衬底基板上形成依次层叠分布的栅极绝缘图案、导电图案和栅极具体包括:
在包含所述有源层图案的衬底基板上依次制作绝缘薄膜、第一导电薄膜和第二导电薄膜;
在包含绝缘薄膜、第一导电薄膜和第二导电薄膜的衬底基板上,经涂光刻胶、曝光、显影,并采用湿法刻蚀工艺刻蚀所述第二导电薄膜,采用干法刻蚀工艺刻蚀所述绝缘薄膜和第一导电薄膜,以形成所述栅极绝缘图案、所述导电图案和所述栅极。
可选的,在形成所述有源层图案之前,所述方法还包括:
在所述衬底基板上形成缓冲层;
在形成所述栅极后,所述方法还包括:
形成覆盖所述栅极的层间介质层;
在所述层间介质层上形成源极和漏极,所述源极和所述漏极分别通过过孔与所述有源层图案电连接。
再一方面,本发明实施例提供一种显示基板的制作方法,包括:
在衬底基板上形成半导体层,所述半导体层包括有源层图案;
在包含所述半导体层的衬底基板上形成依次层叠分布的绝缘层、第一导电层、第二导电层;其中,所述绝缘层包括栅极绝缘图案和第一绝缘图案,所述第一导电层包括导电图案和像素电极,所述第二导电层包括栅极和刻蚀阻挡保留图案,所述导电图案与所述栅极绝缘图案在所述衬底基板上的正投影重合,所述栅极位于所述导电图案上且与所述导电图案电连接。
可选的,在形成所述第二导电层后,所述方法还包括:
形成覆盖所述第二导电层的层间介质层;
在所述层间介质层上形成源极和漏极;
形成覆盖所述源极和所述漏极的钝化层;
在所述钝化层上形成像素界定层。
本发明实施例提供的薄膜晶体管及制作方法、显示基板及制作方法、显示装置,所述薄膜晶体管包括衬底基板、设置在衬底基板上的有源层图案、设置在有源层图案上的栅极绝缘图案,以及设置在栅极绝缘图案上的栅极;栅极与栅极绝缘图案之间设置有导电图案,导电图案与栅极电连接;导电图案与栅极绝缘图案在衬底基板上的正投影重合。相较于现有技术,本发明实施例提供的薄膜晶体管通过在栅极和栅极绝缘图案之间设置导电图案,由于可以先通过湿刻工艺刻蚀形成栅极,然后通过干刻工艺刻蚀形成导电图案和栅极绝缘图案,因而可以保证导电图案与栅极绝缘图案在衬底基板上的正投影重合,即栅极绝缘图案上表面上各处位置均存在导电图案,所述导电图案弥补了现有技术中栅极绝缘图案边缘处的上方一小段距离无栅极的缺陷,使得整个栅极绝缘图案下面对应的有源层图案区域都可以被调控,这样增强了薄膜晶体管的电学特性,提高了显示装置的显示效果。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为现有技术提供的顶栅TFT的剖面结构示意图;
图2为本发明实施例提供的顶栅TFT的剖面结构示意图;
图3为本发明实施例提供的显示基板的剖面结构示意图一;
图4为本发明实施例提供的显示基板的剖面结构示意图二;
图5为本发明实施例提供的显示基板的剖面结构示意图三;
图6为本发明实施例提供的显示基板的剖面结构示意图四;
图7为本发明实施例提供的显示基板的剖面结构示意图五;
图8为本发明实施例提供的显示基板的剖面结构示意图六;
图9为本发明实施例提供的显示基板的剖面结构示意图七;
图10为本发明实施例提供的显示基板的剖面结构示意图八;
图11为本发明实施例提供的显示基板的剖面结构示意图九;
图12为本发明实施例提供的显示基板的剖面结构示意图十;
图13为本发明实施例提供的显示基板的剖面结构示意图十一;
图14为本发明实施例提供的显示基板的剖面结构示意图十二;
图15为本发明实施例提供的显示基板的剖面结构示意图十三;
图16为本发明实施例提供的显示基板的剖面结构示意图十四;
图17为本发明实施例提供的显示基板的剖面结构示意图十五。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
本发明实施例提供一种薄膜晶体管,如图2所示,包括设置在衬底基板11上的有源层图案121、设置在有源层图案121上的栅极绝缘图案131,以及设置在栅极绝缘图案131上的栅极141;栅极141与栅极绝缘图案131之间设置有导电图案151,导电图案151与栅极141电连接;导电图案151与栅极绝缘图案131在衬底基板11上的正投影重合。
所述薄膜晶体管为顶栅结构的TFT,所述TFT可以是氧化物TFT,也可以是多晶硅TFT,本发明实施例对此不做限定。由于氧化物TFT具有较低的寄生电容、较优良的电学特性,因而在制造大尺寸高分辨率的AMOLED(Active Matrix Organic Light EmittingDiode,有源矩阵有机发光二极体面板)显示装置时首选采用氧化物TFT,当然氧化物TFT也可以应用于其他显示装置中。
参考图2、图5、图7至图11所示,在实际制作中,可以在包含有源层图案121的衬底基板11上依次制作绝缘薄膜13、第一导电薄膜15和第二导电薄膜14;然后涂覆光刻胶30、曝光、显影,并采用湿法刻蚀工艺刻蚀第二导电薄膜14,形成栅极141,如图9所示;然后采用干法刻蚀工艺刻蚀绝缘薄膜13和第一导电薄膜15,形成栅极绝缘图案131和导电图案151,如图10所示;最后剥离掉栅极141上的光刻胶30。由于导电图案151与栅极绝缘图案131是通过干法刻蚀工艺刻蚀形成的,因而可以保证导电图案151与栅极绝缘图案131在衬底基板11上的正投影重合。
这样一来,相较于现有技术,本发明实施例提供的薄膜晶体管通过在栅极和栅极绝缘图案之间设置导电图案,由于可以先通过湿刻工艺刻蚀形成栅极,然后通过干刻工艺刻蚀形成导电图案和栅极绝缘图案,因而可以保证导电图案与栅极绝缘图案在衬底基板上的正投影重合,即栅极绝缘图案上表面上各处位置均存在导电图案,所述导电图案弥补了现有技术中栅极绝缘图案边缘处的上方一小段距离无栅极的缺陷,使得整个栅极绝缘图案下面对应的有源层图案区域都可以被调控,这样增强了薄膜晶体管的电学特性,提高了显示装置的显示效果。
进一步的,导电图案151由非金属导电材料构成。这样可以防止在利用湿法刻蚀工艺刻蚀栅极金属时,刻蚀液对导电图案151造成影响。由于石墨烯材料和碳纳米管网络均具有较好的导电性,因而较佳的,导电图案151包括石墨烯材料或碳纳米管网络。
参考图2所示,衬底基板11和有源层图案121之间还设置有缓冲层16;所述薄膜晶体管还包括覆盖栅极141的层间介质层17,以及设置在层间介质层17上的源极181和漏极182,源极181和漏极182分别通过过孔与有源层图案121连接。其中,缓冲层16一般为SiOx材料构成的无机薄膜,用于隔离衬底基板11,防止衬底基板11中的杂质离子扩散到上层结构中;层间介质层17也称为绝缘层,通常由绝缘材料构成,一般用于隔离相邻的两个导电层。
本发明另一实施例提供一种显示基板,包括上述任意一种所述的薄膜晶体管。所述显示基板可以是普通阵列基板,即不设彩膜的阵列基板;还可以是COA(Color-filter onArray,彩膜制作在阵列基板上)基板,本发明实施例对此不做限定。本发明实施例中的薄膜晶体管通过在栅极和栅极绝缘图案之间设置导电图案,由于可以先通过湿刻工艺刻蚀形成栅极,然后通过干刻工艺刻蚀形成导电图案和栅极绝缘图案,因而可以保证导电图案与栅极绝缘图案在衬底基板上的正投影重合,即栅极绝缘图案上表面上各处位置均存在导电图案,所述导电图案弥补了现有技术中栅极绝缘图案边缘处的上方一小段距离无栅极的缺陷,使得整个栅极绝缘图案下面对应的有源层图案区域都可以被调控,这样增强了薄膜晶体管的电学特性,提高了显示装置的显示效果。
进一步的,参考图11至图17所示,所述显示基板还包括像素电极152,像素电极152与导电图案151同层同材料设置;像素电极152与薄膜晶体管的漏极182电连接。
以AMOLED显示基板为例,显示基板可包含多个OLED(Organic Light-EmittingDiode,有机发光二极管)器件,所述多个OLED器件可以是阵列排布。若所述多个OLED器件是共阴极(即所述多个OLED器件的阴极连接形成整面电极)的,像素电极152为OLED器件的阳极;若所述多个OLED器件是共阳极(即所述多个OLED器件的阳极连接形成整面电极)的,像素电极152为OLED器件的阴极。
由于像素电极152和导电图案151是同层同材料设置的,因而可以通过一次构图工艺进行制作,这样简化了制作工艺,节省了工艺制作成本。由于石墨烯材料和碳纳米管网络均具有较好的导电性和透过率,因而较佳的,像素电极152和导电图案151均包括石墨烯材料或碳纳米管网络。
可选的,参考图6至图11所示,所述显示基板还包括第一绝缘图案132,第一绝缘图案132与栅极绝缘图案131同层设置。
由于第一绝缘图案132与栅极绝缘图案131是同层设置的,因而可以通过一次构图工艺进行制作,这样简化了制作工艺,节省了工艺制作成本。
参考图11所示,第一绝缘图案132与像素电极152之间设置有彩膜19。需要说明的是,在实际应用时,当显示基板中三种OLED子像素发光层发出不同颜色的光时,不需要制作彩膜19。当显示基板采用WOLED(白光OLED)器件时需要制作彩膜19,但是彩膜19既可以做在像素电极152的下方(即底发射结构,如图11所示),也可以做在发光层的上方(即顶发射结构)或者设置在与所述显示基板对合的对合基板上。本发明实施例对此不做限定。为了方便描述,本发明实施例以彩膜19制作在像素电极152的下方(即底发射结构)为例进行说明。
进一步的,参考图12至图15所示,所述显示基板还包括设置在像素电极152的边缘位置上的刻蚀阻挡保留图案142;刻蚀阻挡保留图案142与栅极141同层同材料设置。通过设置刻蚀阻挡保留图案142可以防止在刻蚀层间介质层17时对像素电极152造成影响。同时,由于刻蚀阻挡保留图案142和栅极141同层同材料设置,因而可以通过一次构图工艺进行制作,这样可以简化制作工艺,节省工艺制作成本。
参考图13至图17所示,所述显示基板还包括覆盖所述薄膜晶体管的钝化层20,以及设置在钝化层20上的像素界定层21。
在对钝化层20进行图形化时,首先涂覆光刻胶30,如图13所示;然后进行曝光和显影,接着利用干法刻蚀工艺对钝化层20进行刻蚀,如图14所示;然后利用湿法刻蚀工艺对刻蚀阻挡保留图案142进行刻蚀,如图15所示,从而使得像素电极152暴露出来,最后在钝化层20上制作像素界定层21。
本发明再一实施例提供一种显示装置,包括上述任意一种所述的显示基板。所述显示基板中的薄膜晶体管通过在栅极和栅极绝缘图案之间设置导电图案,由于可以先通过湿刻工艺刻蚀形成栅极,然后通过干刻工艺刻蚀形成导电图案和栅极绝缘图案,因而可以保证导电图案与栅极绝缘图案在衬底基板上的正投影重合,即栅极绝缘图案上表面上各处位置均存在导电图案,所述导电图案弥补了现有技术中栅极绝缘图案边缘处的上方一小段距离无栅极的缺陷,使得整个栅极绝缘图案下面对应的有源层图案区域都可以被调控,这样增强了薄膜晶体管的电学特性,提高了显示装置的显示效果。
本发明另一实施例提供一种薄膜晶体管的制作方法,包括:
步骤101、在衬底基板11上形成有源层图案121,如图4所示。
在实际制作中,可以在衬底基板11上先制作半导体薄膜,然后对所述半导体薄膜经过一次构图工艺形成有源层图案121。
步骤102、在包含有源层图案121的衬底基板11上形成依次层叠分布的栅极绝缘图案131、导电图案151和栅极141;导电图案151与栅极绝缘图案131在衬底基板11上的正投影重合;栅极141位于导电图案151上且与导电图案151电连接。
具体的,在包含有源层图案121的衬底基板11上依次制作绝缘薄膜13、第一导电薄膜15和第二导电薄膜14,如图5和图7所示;然后在包含绝缘薄膜13、第一导电薄膜15和第二导电薄膜14的衬底基板11上涂覆光刻胶30,如图8所示;接着进行曝光、显影,并采用湿法刻蚀工艺刻蚀第二导电薄膜14,形成栅极141,如图9所示;然后采用干法刻蚀工艺刻蚀绝缘薄膜13和第一导电薄膜15,形成栅极绝缘图案131和导电图案151,如图10所示;最后剥离掉栅极141上的光刻胶30。
由于导电图案151与栅极绝缘图案131是通过干法刻蚀工艺刻蚀形成的,因而可以保证导电图案151与栅极绝缘图案131在衬底基板11上的正投影重合,即栅极绝缘图案131上表面上各处位置均存在导电图案151,所述导电图案151弥补了现有技术中栅极绝缘图案131边缘处的上方一小段距离无栅极141的缺陷,使得整个栅极绝缘图案131下面对应的有源层图案121区域都可以被调控,这样增强了薄膜晶体管的电学特性,提高了显示装置的显示效果。
进一步的,在形成有源层图案121之前,所述方法还包括:
步骤103、在衬底基板11上形成缓冲层16,如图3所示;其中,缓冲层16一般为SiOx材料构成的无机薄膜。
在形成栅极141后,所述方法还包括:
步骤104、形成覆盖栅极141的层间介质层17,如图12所示;其中,层间介质层17也称为绝缘层,通常由绝缘材料构成。
步骤105、在层间介质层17上形成源极181和漏极182,源极181和漏极182分别通过过孔与有源层图案121电连接。
本发明又一实施例提供一种显示基板的制作方法,包括:
步骤201、在衬底基板11上形成半导体层,所述半导体层包括有源层图案121;如图4所示。
在实际制作中,可以先在衬底基板上制作半导体薄膜,接着对所述半导体薄膜进行图形化形成半导体层,所述半导体层包括有源层图案121,如图4所示。
步骤202、在包含所述半导体层的衬底基板11上形成依次层叠分布的绝缘层、第一导电层、第二导电层;其中,所述绝缘层包括栅极绝缘图案131和第一绝缘图案132,所述第一导电层包括导电图案151和像素电极152,所述第二导电层包括栅极141和刻蚀阻挡保留图案142,导电图案151与栅极绝缘图案131在衬底基板11上的正投影重合,栅极141位于导电图案151上且与导电图案151电连接。
具体的,首先在包含所述半导体层的衬底基板11上依次制作绝缘薄膜13、第一导电薄膜15和第二导电薄膜14,如图5和图7所示;然后对绝缘薄膜13、第一导电薄膜15和第二导电薄膜14进行图形化,其中采用湿法刻蚀工艺刻蚀第二导电薄膜14,形成栅极141,如图9所示;采用干法刻蚀工艺刻蚀绝缘薄膜13和第一导电薄膜15,形成栅极绝缘图案131和导电图案151,如图10所示;最后剥离掉栅极141上的光刻胶30。
由于导电图案151与栅极绝缘图案131是通过干法刻蚀工艺刻蚀形成的,因而可以保证导电图案151与栅极绝缘图案131在衬底基板11上的正投影重合,即栅极绝缘图案131上表面上各处位置均存在导电图案151,所述导电图案151弥补了现有技术中栅极绝缘图案131边缘处的上方一小段距离无栅极141的缺陷,使得整个栅极绝缘图案131下面对应的有源层图案121区域都可以被调控,这样增强了薄膜晶体管的电学特性,提高了显示装置的显示效果。
进一步的,在形成所述第二导电层后,所述方法还包括:
步骤203、形成覆盖所述第二导电层的层间介质层17,如图12所示;其中,层间介质层17也称为绝缘层,通常由绝缘材料构成。
步骤204、在层间介质层17上形成源极181和漏极182;如图12所示。其中,漏极182与像素电极152通过刻蚀阻挡保留图案142电连接。
步骤205、形成覆盖源极181和漏极182的钝化层20;
实际制作中,参考图13至图16所示,在对钝化层20进行图形化时,可以通过先干刻再湿刻的工艺对钝化层20和刻蚀阻挡保留图案142进行刻蚀,以使像素电极152暴露出来。
步骤206、在钝化层20上形成像素界定层21。
本发明再一实施例提供一种底发射显示基板的制作方法,包括:
步骤301、在衬底基板11上形成缓冲层16;如图3所示。其中,缓冲层16一般为SiOx材料构成的无机薄膜。
步骤302、在缓冲层16上形成半导体层,所述半导体层包括有源层图案121;如图4所示。
在实际制作中,可以先在衬底基板上制作半导体薄膜,接着对所述半导体薄膜进行图形化以形成半导体层,所述半导体层包括有源层图案121,如图4所示。
步骤303、形成覆盖半导体层的绝缘薄膜13,如图5所示。
步骤304、在包含绝缘薄膜13的衬底基板11的像素区域形成彩膜19;如图6所示。其中,彩膜19一般通过COA工艺制作。
步骤305、依次形成覆盖彩膜19的层叠分布的第一导电薄膜15和第二导电薄膜14,如图7所示。
步骤306、对第二导电薄膜14、第一导电薄膜15和绝缘薄膜13进行图形化处理,以形成依次层叠分布的绝缘层、第一导电层、第二导电层;其中,所述绝缘层包括栅极绝缘图案131和第一绝缘图案132,所述第一导电层包括导电图案151和像素电极152,所述第二导电层包括栅极141和刻蚀阻挡保留图案142,导电图案151与栅极绝缘图案131在衬底基板11上的正投影重合,栅极141位于导电图案151上且与导电图案151电连接。
具体的,在包含绝缘薄膜13、第一导电薄膜15和第二导电薄膜14的衬底基板11上涂覆光刻胶30,如图8所示;接着进行曝光、显影,并采用湿法刻蚀工艺刻蚀第二导电薄膜14,形成第二导电层,所述第二导电层包括栅极141和刻蚀阻挡保留图案142,如图9所示;然后采用干法刻蚀工艺刻蚀绝缘薄膜13和第一导电薄膜15,以形成第一导电层和绝缘层,所述绝缘层包括栅极绝缘图案131和第一绝缘图案132,所述第一导电层包括导电图案151和像素电极152,如图10所示;最后剥离掉所述第二导电层上的光刻胶30,如图11所示。由于导电图案151与栅极绝缘图案131是通过干法刻蚀工艺刻蚀形成的,因而可以保证导电图案151与栅极绝缘图案131在衬底基板11上的正投影重合。
步骤307、形成覆盖第二导电层的层间介质层17,如图12所示;其中,层间介质层17也称为绝缘层,通常由绝缘材料构成。
步骤308、在层间介质层17上形成源极181和漏极182;如图12所示。其中漏极182与像素电极152通过刻蚀阻挡保留图案142电连接。
步骤309、形成覆盖源极181和漏极182的钝化层20。
具体的,在对钝化层20进行图形化时,首先涂覆光刻胶30,如图13所示;然后进行曝光和显影,接着利用干法刻蚀工艺对钝化层20进行刻蚀,如图14所示;然后利用湿法刻蚀工艺对刻蚀阻挡保留图案142进行刻蚀,如图15所示,从而使得像素电极152暴露出来;最后剥离掉光刻胶30,如图16所示。
步骤310、在钝化层20上形成像素界定层21,如图17所示。
在本发明实施例中,由于导电图案151与栅极绝缘图案131是通过干法刻蚀工艺刻蚀形成的,因而可以保证导电图案151与栅极绝缘图案131在衬底基板11上的正投影重合,即栅极绝缘图案131上表面上各处位置均存在导电图案151,所述导电图案151弥补了现有技术中栅极绝缘图案131边缘处的上方一小段距离无栅极141的缺陷,使得整个栅极绝缘图案131下面对应的有源层图案121区域都可以被调控,这样增强了薄膜晶体管的电学特性,提高了显示装置的显示效果。
以上所述,仅为本发明的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种薄膜晶体管,包括设置在衬底基板上的有源层图案、设置在所述有源层图案上的栅极绝缘图案,以及设置在所述栅极绝缘图案上的栅极;其特征在于,
所述栅极与所述栅极绝缘图案之间设置有导电图案,所述导电图案与所述栅极电连接;所述导电图案与所述栅极绝缘图案在所述衬底基板上的正投影重合。
2.根据权利要求1所述的薄膜晶体管,其特征在于,所述导电图案包括非金属导电材料。
3.根据权利要求2所述的薄膜晶体管,其特征在于,所述导电图案包括石墨烯材料或碳纳米管网络。
4.根据权利要求1所述的薄膜晶体管,其特征在于,所述衬底基板和所述有源层图案之间还设置有缓冲层;
所述薄膜晶体管还包括覆盖所述栅极的层间介质层,以及设置在所述层间介质层上的源极和漏极,所述源极和所述漏极分别通过过孔与所述有源层图案电连接。
5.一种显示基板,其特征在于,包括权利要求1至4中任意一项所述的薄膜晶体管。
6.根据权利要求5所述的显示基板,其特征在于,所述显示基板还包括像素电极,所述像素电极与所述导电图案同层同材料设置;
所述像素电极与所述薄膜晶体管的漏极电连接。
7.根据权利要求6所述的显示基板,其特征在于,所述显示基板还包括第一绝缘图案,所述第一绝缘图案与所述栅极绝缘图案同层设置。
8.根据权利要求6所述的显示基板,其特征在于,还包括设置在所述像素电极的边缘位置上的刻蚀阻挡保留图案;
所述刻蚀阻挡保留图案与所述栅极同层同材料设置。
9.根据权利要求8所述的显示基板,其特征在于,还包括覆盖所述薄膜晶体管的钝化层,以及设置在所述钝化层上的像素界定层。
10.一种显示装置,其特征在于,包括权利要求5至9中任意一项所述的显示基板。
11.一种薄膜晶体管的制作方法,其特征在于,包括:
在衬底基板上形成有源层图案;
在包含所述有源层图案的衬底基板上形成依次层叠分布的栅极绝缘图案、导电图案和栅极;所述导电图案与所述栅极绝缘图案在所述衬底基板上的正投影重合;所述栅极位于所述导电图案上且与所述导电图案电连接。
12.根据权利要求11所述的制作方法,其特征在于,所述在包含所述有源层图案的衬底基板上形成依次层叠分布的栅极绝缘图案、导电图案和栅极具体包括:
在包含所述有源层图案的衬底基板上依次制作绝缘薄膜、第一导电薄膜和第二导电薄膜;
在包含绝缘薄膜、第一导电薄膜和第二导电薄膜的衬底基板上,经涂光刻胶、曝光、显影,并采用湿法刻蚀工艺刻蚀所述第二导电薄膜,采用干法刻蚀工艺刻蚀所述绝缘薄膜和第一导电薄膜,以形成所述栅极绝缘图案、所述导电图案和所述栅极。
13.根据权利要求11或12所述的制作方法,其特征在于,在形成所述有源层图案之前,所述方法还包括:
在所述衬底基板上形成缓冲层;
在形成所述栅极后,所述方法还包括:
形成覆盖所述栅极的层间介质层;
在所述层间介质层上形成源极和漏极,所述源极和所述漏极分别通过过孔与所述有源层图案电连接。
14.一种显示基板的制作方法,其特征在于,包括:
在衬底基板上形成半导体层,所述半导体层包括有源层图案;
在包含所述半导体层的衬底基板上形成依次层叠分布的绝缘层、第一导电层、第二导电层;其中,所述绝缘层包括栅极绝缘图案和第一绝缘图案,所述第一导电层包括导电图案和像素电极,所述第二导电层包括栅极和刻蚀阻挡保留图案,所述导电图案与所述栅极绝缘图案在所述衬底基板上的正投影重合,所述栅极位于所述导电图案上且与所述导电图案电连接。
15.根据权利要求14所述的制作方法,其特征在于,在形成所述第二导电层后,所述方法还包括:
形成覆盖所述第二导电层的层间介质层;
在所述层间介质层上形成源极和漏极;
形成覆盖所述源极和所述漏极的钝化层;
在所述钝化层上形成像素界定层。
CN201710778593.8A 2017-08-31 2017-08-31 薄膜晶体管及制作方法、显示基板及制作方法、显示装置 Active CN107579003B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201710778593.8A CN107579003B (zh) 2017-08-31 2017-08-31 薄膜晶体管及制作方法、显示基板及制作方法、显示装置
PCT/CN2018/083535 WO2019041829A1 (zh) 2017-08-31 2018-04-18 薄膜晶体管及制作方法、显示基板及制作方法、显示装置
US16/326,257 US10943984B2 (en) 2017-08-31 2018-04-18 Thin film transistor and manufacturing method thereof, display substrate and manufacturing method thereof, and display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710778593.8A CN107579003B (zh) 2017-08-31 2017-08-31 薄膜晶体管及制作方法、显示基板及制作方法、显示装置

Publications (2)

Publication Number Publication Date
CN107579003A true CN107579003A (zh) 2018-01-12
CN107579003B CN107579003B (zh) 2023-10-31

Family

ID=61030469

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710778593.8A Active CN107579003B (zh) 2017-08-31 2017-08-31 薄膜晶体管及制作方法、显示基板及制作方法、显示装置

Country Status (3)

Country Link
US (1) US10943984B2 (zh)
CN (1) CN107579003B (zh)
WO (1) WO2019041829A1 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019041829A1 (zh) * 2017-08-31 2019-03-07 京东方科技集团股份有限公司 薄膜晶体管及制作方法、显示基板及制作方法、显示装置
CN109768070A (zh) * 2019-01-16 2019-05-17 深圳市华星光电半导体显示技术有限公司 Oled显示面板及其制作方法
CN110190132A (zh) * 2019-05-17 2019-08-30 深圳市华星光电半导体显示技术有限公司 薄膜晶体管器件及其制备方法
CN111129083A (zh) * 2019-12-11 2020-05-08 深圳市华星光电半导体显示技术有限公司 显示面板的制造方法及显示面板
CN113517306A (zh) * 2021-07-14 2021-10-19 福州京东方光电科技有限公司 一种显示基板、制造方法、显示屏及设备
CN113571535B (zh) * 2021-07-23 2024-02-20 京东方科技集团股份有限公司 阵列基板、阵列基板的制造方法和显示面板

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230115746A (ko) * 2022-01-27 2023-08-03 삼성전자주식회사 트랜지스터

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026332A (ja) * 2000-07-10 2002-01-25 Fujitsu Ltd 薄膜トランジスタの製造方法
JP2004128217A (ja) * 2002-10-02 2004-04-22 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及びその作製方法
TW200620418A (en) * 2004-11-04 2006-06-16 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the same
CN105702744A (zh) * 2016-04-05 2016-06-22 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板、显示装置
CN207082511U (zh) * 2017-08-31 2018-03-09 京东方科技集团股份有限公司 一种薄膜晶体管、显示基板及显示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6909114B1 (en) 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
KR100667090B1 (ko) 2005-11-16 2007-01-11 삼성에스디아이 주식회사 박막트랜지스터의 제조방법 및 그를 포함하는 평판표시장치
KR101830170B1 (ko) * 2011-05-17 2018-02-21 삼성디스플레이 주식회사 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법, 산화물 반도체소자를 포함하는 표시 장치 및 산화물 반도체 소자를 포함하는 표시 장치의 제조 방법
KR101810047B1 (ko) * 2011-07-28 2017-12-19 삼성디스플레이 주식회사 유기발광표시장치 및 그 제조방법
KR20130025717A (ko) * 2011-09-02 2013-03-12 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법
CN103413783B (zh) 2013-07-31 2016-02-24 北京京东方光电科技有限公司 阵列基板及其制作方法、显示装置
US9455421B2 (en) * 2013-11-21 2016-09-27 Atom Nanoelectronics, Inc. Devices, structures, materials and methods for vertical light emitting transistors and light emitting displays
US10170569B2 (en) 2016-02-22 2019-01-01 Applied Materials, Inc. Thin film transistor fabrication utlizing an interface layer on a metal electrode layer
CN107579003B (zh) 2017-08-31 2023-10-31 京东方科技集团股份有限公司 薄膜晶体管及制作方法、显示基板及制作方法、显示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026332A (ja) * 2000-07-10 2002-01-25 Fujitsu Ltd 薄膜トランジスタの製造方法
JP2004128217A (ja) * 2002-10-02 2004-04-22 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及びその作製方法
TW200620418A (en) * 2004-11-04 2006-06-16 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the same
CN105702744A (zh) * 2016-04-05 2016-06-22 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板、显示装置
CN207082511U (zh) * 2017-08-31 2018-03-09 京东方科技集团股份有限公司 一种薄膜晶体管、显示基板及显示装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019041829A1 (zh) * 2017-08-31 2019-03-07 京东方科技集团股份有限公司 薄膜晶体管及制作方法、显示基板及制作方法、显示装置
US10943984B2 (en) 2017-08-31 2021-03-09 Boe Technology Group Co., Ltd. Thin film transistor and manufacturing method thereof, display substrate and manufacturing method thereof, and display device
CN109768070A (zh) * 2019-01-16 2019-05-17 深圳市华星光电半导体显示技术有限公司 Oled显示面板及其制作方法
CN110190132A (zh) * 2019-05-17 2019-08-30 深圳市华星光电半导体显示技术有限公司 薄膜晶体管器件及其制备方法
CN111129083A (zh) * 2019-12-11 2020-05-08 深圳市华星光电半导体显示技术有限公司 显示面板的制造方法及显示面板
CN113517306A (zh) * 2021-07-14 2021-10-19 福州京东方光电科技有限公司 一种显示基板、制造方法、显示屏及设备
CN113517306B (zh) * 2021-07-14 2023-07-18 福州京东方光电科技有限公司 一种显示基板、制造方法、显示屏及设备
CN113571535B (zh) * 2021-07-23 2024-02-20 京东方科技集团股份有限公司 阵列基板、阵列基板的制造方法和显示面板

Also Published As

Publication number Publication date
US10943984B2 (en) 2021-03-09
US20200203494A1 (en) 2020-06-25
CN107579003B (zh) 2023-10-31
WO2019041829A1 (zh) 2019-03-07

Similar Documents

Publication Publication Date Title
CN107579003A (zh) 薄膜晶体管及制作方法、显示基板及制作方法、显示装置
CN104576705B (zh) 一种阵列基板及制作方法、显示装置
CN104681630B (zh) 薄膜晶体管及其制备方法、阵列基板和显示面板
CN108470717A (zh) 阵列基板及其制备方法、显示面板及显示装置
CN106711158B (zh) 显示基板及其制备方法、显示面板
CN103872093B (zh) 有机发光显示面板及其制作方法
CN103872142A (zh) 像素结构及其制作方法
CN103762247A (zh) 薄膜晶体管及其制作方法、阵列基板及有机发光显示面板
CN103872060B (zh) 阵列基板及其制造方法
CN106098784A (zh) 共平面型双栅电极氧化物薄膜晶体管及其制备方法
CN103715267A (zh) 薄膜晶体管、tft阵列基板及其制造方法和显示装置
CN109378326A (zh) 显示面板及其制作方法
CN107565049A (zh) Amoled显示面板及其制备方法
CN105702744A (zh) 薄膜晶体管及其制作方法、阵列基板、显示装置
WO2018049891A1 (zh) Oled封装基板及其制造方法、oled显示面板
CN106920836A (zh) 一种薄膜晶体管及其制作方法、阵列基板、显示装置
US20150340384A1 (en) Pixel structure
CN103500731B (zh) Oled背板及其制作方法
CN107681063A (zh) 阵列基板及其制备方法、显示装置
CN105097710A (zh) 薄膜晶体管阵列基板及其制造方法
JP2005107492A (ja) エレクトロルミネセンスディスプレイ装置
CN207082511U (zh) 一种薄膜晶体管、显示基板及显示装置
CN104157609B (zh) Tft基板的制作方法及其结构
CN203674269U (zh) 薄膜晶体管、阵列基板及有机发光显示面板
CN108400110A (zh) 薄膜晶体管阵列基板及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant