JP4387090B2 - 半導体装置の作製方法 - Google Patents
半導体装置の作製方法 Download PDFInfo
- Publication number
- JP4387090B2 JP4387090B2 JP2002302383A JP2002302383A JP4387090B2 JP 4387090 B2 JP4387090 B2 JP 4387090B2 JP 2002302383 A JP2002302383 A JP 2002302383A JP 2002302383 A JP2002302383 A JP 2002302383A JP 4387090 B2 JP4387090 B2 JP 4387090B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- substrate
- semiconductor layer
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の属する技術分野】
本発明は、薄膜トランジスタ(TFT)に代表される絶縁ゲート型電界効果トランジスタ及びその作製方法に関する。
【0002】
【従来の技術】
近年、液晶表示装置や発光装置などの表示装置は、携帯機器向けの需要の増加から、活発に開発が進められている。絶縁体上に多結晶半導体(ポリシリコン)により形成されたトランジスタを用いて、画素や駆動回路を形成する技術は、小型化及び低消費電力化に大きく貢献するため、活発に開発が進められている。
【0003】
その一例として、薄膜トランジスタのサイズを大きくしたり、歪み点が700度以下のガラス基板の損傷を懸念したりすることなく、ソース領域及びドレイン領域の活性化の効率を高めるため、トップゲート型のトランジスタを構成する多結晶シリコンの下部に金属膜を配置しているものがある(例えば、特許文献1参照)。またアニール工程にRTA(rapid thermal anneal)を採用することで、生産性及び表示品質を向上させるために、トップゲート型のトランジスタを構成する多結晶シリコンの下部にRTA用の多結晶シリコン膜を配置しているものがある(例えば、特許文献2参照)。
【0004】
【特許文献1】
特開2001-102585号公報
【特許文献2】
特開平5-53143号公報
【0005】
【発明が解決しようとする課題】
トランジスタのゲート絶縁膜は、真空チャンバーを具備したCVD装置を用いて、CVD法により作製される。しかしながら、CVD装置はSiH4、NH3等の危険性の高い可燃性ガスを使用している点や成膜レート出しを頻繁に行う必要性から、その維持に労力が必要となる。一方、スパッタ装置は、Ar、N2、Xe等の不活性ガスを使用しており、その構成は簡単である。しかしながら、薄膜トランジスタのゲート絶縁膜として、スパッタリング法により形成された膜を用いると、絶縁耐圧が悪く、良好な特性(しきい値、移動度など)を得ることが難しいという課題が生ずる。そこで本発明は、薄膜の作製にスパッタリング法を用いることで装置の管理を簡便にし、さらに、スパッタリング法により形成されたゲート絶縁膜を用いても良好な特性を得ることができる薄膜トランジスタ及びその作製方法の提供を課題とする。
【0006】
また、絶縁表面上に画素部及び駆動回路を一体形成した場合、両者で求められる素子の特性が異なる。例えば、駆動回路部には応答速度の良好な素子が求められ、画素部には絶縁耐圧の良好な素子が求められる。そこで本発明は、画素部及び駆動回路で各々所望の特性を有する薄膜トランジスタ及びその作製方法の提供を課題とする。
【0007】
【課題を解決するための手段】
上述した従来技術の課題を解決するために、本発明においては以下の手段を講じる。
【0008】
本発明は、ゲート絶縁膜をスパッタリング法で成膜した場合であっても、所望の絶縁耐圧が得られる程度にゲート絶縁膜を厚く形成し、さらにTFTを構成する半導体とゲート電極の間の容量を減りにくくするために、各々の層に用いる薄膜の誘電率を考慮して、TFTとして所望の容量が得られるように設定する。具体的には、ゲート絶縁膜を2層構造とし、1層目として酸化珪素膜(誘電率:約3.5)を形成し、2層目として窒化珪素膜(誘電率:約7.5)をスパッタリング法で連続的に形成する。そうすると、所望の絶縁耐圧及び容量を得ることができる。
【0009】
また本発明は、TFT特性の向上のため、ゲート絶縁膜に対する加熱処理及び半導体層に添加された不純物元素の活性化処理を同時に瞬間熱アニール(RTA、rapid thermal anneal)法を用いて行う。RTA法は、1〜240秒程度の短時間に高温でアニールを行う手法である。RTAを行う際、基板温度は700℃を要し、基板全体を加熱するGRTAを行うと、ガラス基板は熱的に脆弱なため、そりなどが生じる。そこで本発明は、所望の箇所にのみ加熱処理を行うランプ(代表的にはハロゲンランプ)を用いたLRTA(局所加熱ともよぶ)を行う。そうすると、半導体層及びゲート絶縁膜は約700度に加熱されるが、基板の温度は約400度となるため、該基板の損傷を防止することができる。本処理により、スパッタリング法でゲート絶縁膜が作製されたTFTであっても、そのCV特性(容量の電圧依存性)が改善され、ヒステリシスがよくなり、信頼性が向上する。またRTAは短時間で行うことができるため、完成までに至る所要時間が減少し、その生産性の向上が期待される。
【0010】
さらに、本発明は、求められる特性が異なる2つのトランジスタを同一の作製工程により形成する。より詳しくは、ボトムゲート型とトップゲート型のトランジスタを同一の作製工程により形成する。そして本構成では、RTAを行うことで、トランジスタを構成する絶縁膜と半導体の熱処理を同時に行う。この際、ボトムゲート型のトランジスタには基板の裏面側からRTAを行い、トップゲート型のトランジスタには基板の表面側からRTAを行う。本処理では、一度に加熱する領域を小さくできる点から、基板の損傷をさらに抑制することができる。そして、本作製工程を経て形成されるボトムゲート型のトランジスタは、ゲート絶縁膜が薄く、応答速度に良好な特性を有する。一方、トップゲート型のトランジスタは、ゲート絶縁膜がボトムゲート型よりも厚く、絶縁耐圧が良好で、且つリーク電流の少ない特性を有する。両トランジスタは、例えば、前者は駆動回路に適用され、後者は画素部に適用される。
【0011】
本発明の薄膜トランジスタの作製方法は、
絶縁表面上に下部電極を形成し、前記下部電極と重なるように半導体を形成し、
前記半導体上にゲート絶縁膜並びに金属膜をスパッタリング法により連続的に形成し、
前記金属膜をエッチングしてゲート電極を形成し、
前記ゲート電極及びレジストマスクを用いて、前記半導体に不純物元素を添加し、
前記ゲート絶縁膜及び前記不純物元素が添加された半導体にRTAを行うことを特徴とする。
【0012】
本発明の薄膜トランジスタの作製方法は、
絶縁表面上に下部電極を形成し、前記下部電極上にスパッタリング法により第1ゲート絶縁膜を形成し、
前記第1絶縁膜に接し、かつ前記下部電極と重なる第1半導体と、前記下部電極と重ならない第2半導体とを形成し、
前記第1及び前記第2半導体上に第2ゲート絶縁膜並びに金属膜をスパッタリング法により連続的に形成し、
前記金属膜をエッチングして前記第2半導体上のみにゲート電極を形成し、
前記ゲート電極及び前記第1半導体上に形成したレジストマスクを用いて、前記第1及び前記第2半導体に不純物元素を添加し、
前記基板における第1の方向から前記下部電極及び前記第1半導体のみにRTAを行い、
前記基板における第2の方向から前記ゲート電極及び前記第2半導体のみにRTAを行うことを特徴とする。
【0013】
本発明の薄膜トランジスタは、絶縁表面上の下部電極と、
前記下部電極上の第1ゲート絶縁膜と、
前記ゲート絶縁膜に接し、かつ前記下部電極に重なる第1半導体と、前記下部電極に重ならない第2半導体と、
前記第1及び第2半導体上の第2ゲート絶縁膜と、
前記第2半導体上のみのゲート電極とを有し、
前記第1ゲート絶縁膜の膜厚は、前記第2ゲート絶縁膜の膜厚よりも薄く、
前記第1及び前記第2ゲート絶縁膜は、スパッタリング法により連続的に形成された酸化珪素膜及び窒化珪素膜を有し、
前記下部電極は第1及び第2導電層を有し、前記ゲート電極は第3及び第4導電層を有し、
前記第1及び前記第4導電層は第1の材料から形成され、前記第2及び前記第3導電層は第2の材料から形成され、前記第1及び前記第2の材料は互いに光吸収率が異なることを特徴とする。
【0014】
【発明の実施の形態】
(実施の形態1)
本発明の実施の形態について、図1〜3を用いて説明する。ここでは、本発明の薄膜トランジスタの作製方法を用いて、CMOS回路で構成される駆動回路と、Nチャネル型TFT(スイッチング用)及びPチャネル型TFT(駆動用)を有する画素部とを同一基板上に形成する作製工程について説明する。
【0015】
基板10は、石英基板、シリコン基板、金属基板、ステンレス基板、本工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いる(図2(A))。本形態ではガラス基板10を用いた。
【0016】
次に、基板10上に、酸化珪素膜、窒化珪素膜、窒化酸化珪素膜及び酸化窒化珪素膜などの絶縁膜から成る下地膜11を100〜500nmの厚さに形成する。本形態では、公知の方法(スパッタリング法、プラズマCVD法など)を用いて、酸化珪素膜11を250nmの厚さに形成した。
【0017】
下地膜11上に、W-Si、Ag、TaNなどのRTAの処理温度に耐えうる耐熱性に優れた性質の金属を、所望の形状になるように所定のパターニング及びエッチングを行って、下部電極12〜15を50〜500nmの厚さに形成する。本形態では、下部電極12〜15として、W-SiをWのターゲットを用いたスパッタリング法で、200nmの厚さに形成した。この下部電極12〜15は、後に形成される半導体層を覆う形状となる。下部電極12〜15を設けることにより、後に形成される半導体層に入射される光を遮断するため、リーク電流の発生を抑制する効果が得られる。またリーク電流の発生を抑制することで、クロストークの発生も抑制することができる。
【0018】
そして、下部電極12〜15を覆うように、絶縁膜から成る下地膜16を形成する。下地膜16を2層構造で形成する場合には、公知の方法(スパッタリング法、プラズマCVD法など)を用いて、下地膜16の1層目として絶縁膜11aを10〜200nmの厚さに形成し、2層目として絶縁膜11bを50〜200nmの厚さに形成する。本形態では、スパッタリング法を用いて、下地膜16の1層目として窒化酸化珪素膜16aを50nmの厚さに形成し、2層目として酸化窒化珪素膜16bを50nmの厚さに形成した。なお下地膜16は2層構造に限らず、単層又は3層以上積層させた構造でも良い。
【0019】
続いて、下地膜16上に半導体層18〜21を形成する(図2(B))。半導体層18〜21は公知の方法(スパッタリング法、LPCVD法、プラズマCVD法等)により25〜80nm(好ましくは30〜60nm)の厚さで半導体膜を成膜する。次いで前記半導体膜を公知の結晶化法(レーザ結晶化法、RTA又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等)を用いて結晶化させる。そして、得られた結晶質半導体膜を所望の形状にパターニングして半導体層18〜21を形成する。なお前記半導体膜としては、非晶質半導体膜、微結晶半導体膜、結晶質半導体膜又は非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜などを用いても良い。
【0020】
本形態では、プラズマCVD法を用いて、膜厚50nmの非晶質珪素膜を成膜した。その後、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化(500℃、1時間)を行った後、熱結晶化(550℃、4時間)を行って結晶質珪素膜を形成した。その後、フォトリソグラフィ法を用いたパターニング処理によって半導体層18〜21を形成した。
【0021】
なお、レーザ結晶化法で結晶質半導体膜を作製する場合のレーザは、連続発振またはパルス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシマレーザ、YAGレーザ等が挙げられ、後者の固体レーザとしては、Cr、Nd等がドーピングされたYAG、YVO4等の結晶を使ったレーザ等が挙げられる。なお非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第2〜第4高調波を適用するのが好ましい。上記レーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光して、半導体膜に照射すると良い。結晶化の条件は適宜設定されるが、エキシマレーザを用いる場合はパルス発振周波数300Hzとし、レーザーエネルギー密度を100〜700mJ/cm2(好ましくは200〜300mJ/cm2)とすると良い。またYAGレーザを用いる場合には、その第2高調波を用いてパルス発振周波数1〜300Hzとし、レーザーエネルギー密度を300〜1000mJ/cm2(好ましくは350〜500mJ/cm2)とすると良い。そして幅100〜1000μm(好ましくは幅400μm)で線状に集光したレーザ光を基板全面に渡って照射し、このときの線状ビームの重ね合わせ率(オーバーラップ率)を50〜98%として行っても良い。
【0022】
但し、本形態では、結晶化を助長する金属元素を用いて非晶質珪素膜の結晶化を行ったため、前記金属元素が結晶質珪素膜中に残留している。そのため、前記結晶質珪素膜上に50〜100nmの非晶質珪素膜を形成し、加熱処理(RTA法、ファーネスアニール炉を用いた熱アニール等)を行って、該非晶質珪素膜中に前記金属元素を拡散させ、前記非晶質珪素膜は加熱処理後にエッチングを行って除去する。その結果、前記結晶質珪素膜中の金属元素の含有量を低減または除去することができる。また半導体層18〜21を形成後、TFTのしきい値を制御するために微量な不純物元素(ボロンまたはリン)のドーピング(チャネルドーピング)を行ってもよい。
【0023】
次いで、半導体層18〜21を覆うゲート絶縁膜22を形成する。ゲート絶縁膜22はスパッタリング法を用いて、膜厚を30〜200nmとして珪素を含む絶縁膜で形成する。本形態では、ゲート絶縁膜22を2層構造とし、1層目として酸化珪素膜22aを30nm形成し、2層目として窒化珪素膜22bを20nm形成した。
本発明では、このようにゲート絶縁膜22をスパッタリング法により作製する。スパッタ装置はAr等の不活性ガスを使用しており、その構成が簡単であるため、プラズマCVD法(CVD装置)を用いる場合と比較して、装置の維持に労力がかからない。
また、絶縁耐圧を向上させるためには、一般的にゲート絶縁膜を厚く形成することが好ましい。一方、半導体とゲート電極の間の容量は、ゲート絶縁膜に採用する薄膜の誘電率とその膜厚に依存する。つまり、ゲート絶縁膜の厚さは、絶縁耐圧と容量の兼ね合いから設定される。そこで本発明は、所望の絶縁耐圧が得られる程度にゲート絶縁膜を厚く形成する。さらに本発明は、TFTを構成する半導体とゲート電極の間の容量を減りにくくするために、誘電率において、酸化珪素膜(SiO2、約3.5)よりも高い窒化珪素膜(SiN、約7.5)を酸化珪素膜の上層に積層して形成する。そうすると、絶縁耐圧を向上させ、且つ容量を充分なものとすることができる。
つまり、酸化珪素膜の誘電率は約3.8に対し、窒化珪素膜の誘電率は約7.5であるので、酸化珪素膜で形成するゲート絶縁膜に窒化珪素膜を含有させることで、実質的にはゲート絶縁膜の薄膜化を図るのと同等の効果を得ることができる。また、ゲートリークを低減することが可能となり、スケーリング則に基づいた素子の微細化に対し、有利な効果を得ることができる。さらに、緻密な窒化珪素膜をゲート絶縁膜の構成部材として用いることにより、外部から侵入する不純物を素子する保護膜として機能させることができ、ゲート絶縁膜と半導体との間で清浄な界面を形成することができる。すなわち、水素を含有せず、熱処理により固定電荷を含まない緻密なゲート絶縁膜を形成することが可能であることは、トランジスタの特性安定化に寄与する。
【0024】
なおゲート絶縁膜22は2層構造に限らず、3層以上の構造にしてもよいし、また酸化珪素膜、窒化珪素膜以外の材料を用いて構成してもよいが、各々の層に用いる薄膜の誘電率を考慮して、TFTとして所望の容量が得られるように設定する。
【0025】
そして、ゲート絶縁膜22上に膜厚20〜100nmの第1の導電膜23と、膜厚100〜400nmの第2の導電膜24とを積層形成する。本形態では、第1の導電膜23として、Taのターゲットを用いた窒素を含む雰囲気内におけるスパッタリング法で、TaN膜を30nmの厚さに形成した。また第2の導電膜24として、Wのターゲットを用いたスパッタリング法で、W膜を370nmの厚さに形成した。
なお、ゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、W膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本形態では、高純度のW(純度99.9999%)のターゲットを用いたスパッタリング法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9〜20μΩcmを実現した。
【0026】
なお第1及び第2の導電膜23、24を構成する材料は特に限定されず、Ta、W、Ti、Mo、Al、Cu、Cr、Ndから選択された元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜やAgPdCu合金で形成してもよい。
【0027】
本発明では、ゲート絶縁膜22と第1及び第2の導電膜23、24の形成を同じ方法(スパッタリング法)を用いて行うため、ゲート絶縁膜22から第1及び第2の導電膜23、24の形成までを連続的に行うことができる。その結果、微粒子などの物理的汚染や周辺環境からの化学汚染を防ぐことができる。
【0028】
次いで、フォトリソグラフィ法を用いてレジストからなるマスク29を形成し、電極及び配線を形成するための第1のエッチング処理を行う。第1のエッチング処理では第1及び第2のエッチング条件で行う。(図2(C))
【0029】
本形態では第1のエッチング条件として、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2とO2とを用い、それぞれのガス流量比を25:25:10(sccm)とし、1.0Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを行った。基板側(試料ステージ)にも150WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。そしてこの第1のエッチング条件によりW膜をエッチングして第1の導電層23の端部をテーパー形状とした。
【0030】
続いて、レジストからなるマスク29を除去せずに第2のエッチング条件に変更し、エッチング用ガスにCF4とCl2とを用い、それぞれのガス流量比を30:30(sccm)とし、1.0Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して15秒程度のエッチングを行った。基板側(試料ステージ)にも20WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。第2のエッチング条件では第1及び第2の導電膜23、24とも同程度にエッチングを行った。なお、ゲート絶縁膜22上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。
【0031】
上記の第1のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1及び第2の導電層23、24の端部がテーパー形状となる。こうして、第1のエッチング処理により第1の形状の導電層25〜28を形成した。なお図2(C)には図示しないが、ゲート絶縁膜22においては、第1の形状の導電層25〜28で覆われない領域が5〜20nm程度エッチングされ、膜厚が薄くなった領域が形成された。
【0032】
次いで、レジストからなるマスク29を除去せずに第2のエッチング処理を行う。(図2(D))第2のエッチング処理では、エッチングガスにSF6とCl2とO2を用い、それぞれのガス流量比を24:12:24(sccm)とし、1.3Paの圧力でコイル側の電力に700WのRF(13.56MHz)電力を投入してプラズマを生成して25秒程度のエッチングを行った。基板側(試料ステージ)にも10WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。こうして、W膜を選択的にエッチングして、第2の形状の導電層30〜33を形成した。このとき、第1の導電層30a〜33aは、ほとんどエッチングされない。
【0033】
そして、レジストからなるマスク29を除去せずに第1のドーピング処理を行い、半導体層18〜21にN型を付与する不純物元素を低濃度に添加する。第1のドーピング処理はイオンドープ法又はイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を1×1013〜5×1014/cm2とし、加速電圧を40〜80keVとして行う。またN型を付与する不純物元素としては、15族に属する元素を用いれば良く、代表的にはリン(P)又は砒素(As)を用いる。本形態では、イオンドープ法でドーズ量を5.0×1013/cm2、加速電圧を50keV、N型を付与する不純物元素としてP(リン)を用いて、自己整合的に第1の不純物領域34〜37を形成した。このとき、第2の形状の導電層30〜33がN型を付与する不純物元素に対するマスクとなっており、第1の不純物領域34〜37には1×1018〜1×1020/cm3の濃度範囲でN型を付与する不純物元素が添加された。
【0034】
続いてレジストからなるマスク29を除去した後、新たにレジストからなるマスク38を形成して、第1のドーピング処理よりも高い加速電圧で第2のドーピング処理を行う(図3(A))。イオンドープ法の条件はドーズ量を1×1013〜3×1015/cm2とし、加速電圧を60〜120keVとして行う。第2のドーピング処理は第2の導電層30b〜33bを不純物元素に対するマスクとして用い、第1の導電層30a〜33aのテーパー部の下部に位置する半導体18〜21に不純物元素が添加されるようにドーピング処理を行う。
【0035】
本形態では、ドーズ量を3.0×1015/cm2とし、加速電圧を65keVの条件下でドーピング処理を行った結果、第1の導電層と重なる第2の不純物領域(Lov領域)39、40には1×1018〜5×1019/cm3の濃度範囲でN型を付与する不純物元素が添加された。また第3の不純物領域41、42には1×1019〜5×1021/cm3の濃度範囲でN型を付与する不純物元素が添加された。また、半導体層18、20において、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域(本発明では総称してチャネル形成領域とよぶ)43、44が形成された。
【0036】
なお、半導体層18、20上にレジスト38を適宜形成することで、Lov領域ではなく、LDD領域を設けたTFTを形成してもよい。またドーピング処理を行う条件を適宜変えて、1回のみ又は3回以上のドーピング処理で所望の不純物領域を形成しても良い。
【0037】
次いで、レジストからなるマスク38を除去した後、新たにレジストからなるマスク63を形成する(図3(B))。その後、第3のドーピング処理を行い、Pチャネル型TFTの活性層となる半導体層に、前記第1の導電型とは反対の導電型を付与する不純物元素が添加された不純物領域を形成する。本形態では、第2の導電層31b、33bを不純物元素に対するマスクとして用いて、P型を付与する不純物元素を添加し、自己整合的に第4の不純物領域45、46及び第5の不純物領域47、48を形成した。また、ドーズ量が1×1016/cm2、加速電圧が80keVの条件下で、ジボラン(B2H6)を用いたイオンドープ法で形成した。なお第4の不純物領域45、46及び第5の不純物領域47、48にはそれぞれ異なる濃度でリンが添加されている。しかし、いずれの領域においても、第3のドーピング処理によって、P型を付与する不純物元素の濃度が1×1019〜5×1021atoms/cm3となるようにドーピング処理された。
【0038】
また、ドーピング処理を行う条件を適宜変えて、2回以上の複数回のドーピング処理で所望の不純物領域を形成しても良い。
【0039】
次いで図3(C)に示すように、レジストからなるマスク45を除去し、ゲート絶縁膜22に対する加熱処理及び半導体層に添加された不純物元素の活性化処理を同時に行う。本処理は、好適には600〜800度の温度、1〜240秒程度の短時間でRTA法を用いて行う。このとき、各々の材料の熱の吸収率の相違から、半導体層及びゲート絶縁膜は約700度に加熱されるが、基板10の温度は約400度となるため、該基板10の損傷を抑制することができる。また、1〜240秒程度の急速加熱を行うことで、前記温度範囲であっても歪み点が700度以下の熱的に脆弱なガラス基板に対しても同質の効果を得ると共に熱による歪みを抑えることが可能となる。
ゲート絶縁膜に対する熱処理により、膜中に取り込まれた微少なシリコンクラスターを酸化もしくは窒化させ、また内部歪みを緩和して膜中欠陥密度、界面欠陥密度を低減させることができる。
なお、下部電極11〜15は熱を蓄積する作用を有するため、半導体層には下部電極11〜15からも効率的に熱が供給されて、活性化の効率を高めることができる。さらに、本処理により、スパッタリング法でゲート絶縁膜が作製されたTFTであっても、そのCV特性(容量の電圧依存性)が改善され、ヒステリシスがよくなり、信頼性が向上する。このCV特性の改善については、本出願人の出願である特願2002-226056号を参照するとよい。なお本RTAの工程は、層間絶縁膜を形成した後に行ってもよい。
【0040】
そして、絶縁膜からなる第1の層間絶縁膜49を形成する(図3(D))。この第1の層間絶縁膜49としては、プラズマCVD法またはスパッタリング法を用い、厚さを100〜200nmとして珪素を含む絶縁膜で形成する。本形態では、プラズマCVD法により膜厚100nmの酸化窒化珪素膜49を形成した。
【0041】
第1の層間絶縁膜49上に、第2の層間絶縁膜50を形成する。第2の層間絶縁膜50としては、CVD法によって形成された酸化珪素膜、SOG(Spin On Glass)法又はスピンコート法によって塗布された酸化珪素膜、アクリル等の有機絶縁膜又は非感光性の有機絶縁膜が0.7〜5μm(好ましくは2〜4μm)の厚さで形成する。本形態では、CVD法で膜厚1.6μmのアクリル膜50を形成した。なお第2の層間絶縁膜50は、基板上10に形成されたTFTによる凹凸を緩和し、平坦化する意味合いが強いので、平坦性に優れた膜が好ましい。
【0042】
次に、第2の層間絶縁膜50上に、第3の層間絶縁膜51を形成する。第3の層間絶縁膜51は、スパッタリング法で、窒化珪素膜または窒化酸化珪素膜を0.1〜0.2μmの厚さで形成する。本形態では、スパッタリング法で、窒化珪素膜51を0.1μmの厚さで形成した。
【0043】
第1乃至第3層間絶縁膜49〜51を設けることにより、酸素や空気中の水分をはじめ各種イオン性の不純物の侵入を阻止するブロッキング作用を得ることができる。
【0044】
そして、ドライエッチング又はウエットエッチングを用い、コンタクトホールを形成する(図1(A))。本形態では、第1乃至第3の層間絶縁膜49〜51及びゲート絶縁膜22をエッチングし、第3の不純物領域41、42、第4の不純物領域45、46に達するコンタクトホールを形成した。
【0045】
次いで、各不純物領域と電気的に接続される配線52〜59を形成する。本形態では、配線52〜59は、膜厚100nmのTi膜、膜厚350nmのAl膜、膜厚100nmのTi膜をスパッタリング法で連続形成して積層し、所望の形状にパターニング及びエッチングを行って形成した。なお、三層構造に限らず、二層以下の構造、四層以上の積層構造にしてもよい。また配線の材料としては、Al、Tiに限らず、他の導電膜を用いても良い。
【0046】
以上の工程により、Nチャネル型TFT59とPチャネル型TFT60からなるCMOS回路を有する駆動回路部と、Nチャネル型TFT(スイッチング用TFT)61と、Pチャネル型TFT(駆動用TFT)62とを有する画素部を同一基板上に形成することができる。
【0047】
駆動回路部のNチャネル型TFT59は、ゲート電極の一部を構成する第1の導電層30aと重なる低濃度不純物領域(Lov領域)39、ソース領域またはドレイン領域として機能する高濃度不純物領域41を有する。このNチャネル型TFT59と配線53で接続されCMOS回路を形成するPチャネル型TFT60は、ゲート電極の一部を構成する第1の導電層31aと重なる低濃度不純物領域(Lov領域)47、ソース領域またはドレイン領域として機能する高濃度不純物領域45を有する。
【0048】
画素部のNチャネル型TFT61は、ゲート電極の一部を構成する第1の導電層32aと重なる低濃度不純物領域(Lov領域)40、ソース領域またはドレイン領域として機能する高濃度不純物領域42を有する。また、Pチャネル型TFT62は、ゲート電極の一部を構成する第1の導電層33aと重なる低濃度不純物領域48(Lov領域)、ソース領域またはドレイン領域として機能する高濃度不純物領域46を有する。
【0049】
本発明では、各TFT59〜62の半導体層の下部には、下部電極が設けられている。そのため、しきい値電圧が安定化し、該しきい値電圧のバラツキを緩和することができる。
【0050】
また本発明では、Lov領域を形成するため、ゲート電極にはトップハット型といわれる二層構造を採用している。この構造は、第1の電極(下層)と第2の電極(上層)のエッチングレートの違いから自己整合的に形成される。ここで、RTAを行うためには、第1の電極(下層)を形成し、加熱処理を行う必要のある部分、つまり活性層を覆うように第1の電極をパターニング及びエッチングを行い、その後該RTAを行う必要がある。そして、第2の電極を形成し、該第2の電極のパターニング及びエッチングを行う。つまり計2回のパターニング工程が必要となる。また、下部電極を形成する場合は、さらにもう1回のパターニング工程が必要となる。
しかしながら、本発明は、TFTを構成するゲート電極に耐熱性のある材料を用いることで、該ゲート電極作製後にRTAを行う。また本発明では、ゲート絶縁膜からゲート電極の作製まで連続的に行うことができる。つまり、下部電極を形成するためのパターニング工程と、ゲート電極を形成するためのパターニング工程の合わせて2回のパターニング工程により、下部電極並びにゲート電極を形成することができる。上記構成を有する本発明は、作製工程が簡略化するため、製造歩留まりが改善され、製造コストを低減することができる。
【0051】
(実施の形態2)
本発明の実施の形態について、図1、4、5を用いて説明する。ここでは、CMOS回路で構成される駆動回路と、スイッチング用TFT及び駆動用TFTを有する画素部とが同一基板上に形成される作製工程について説明する。
【0052】
基板70は、石英基板、シリコン基板、金属基板、ステンレス基板、本工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いる(図4(A))。本形態ではガラス基板70を用いた。
【0053】
次いで、基板70上に絶縁膜から成る下地膜71を50〜500nmの厚さに形成する。本形態では、下地膜17として、公知の方法(スパッタリング法、プラズマCVD法など)を用いて、酸化珪素膜を100nmの厚さに形成した。
【0054】
下地膜11上に、膜厚20〜100nmの第1の導電膜と、膜厚100〜400nmの第2の導電膜とを積層して形成する。第1及び第2導電膜にはW-Si、Ag、TaNなどのRTAの処理温度に耐えうる耐熱性を有し、且つ光吸収率の異なる金属を用いる。そして、第1及び第2導電膜を形成した後、所望の形状になるように所定のパターニング及びエッチングを行って、下部電極を50〜500nm(好ましくは100〜300nm)の厚さに形成する。本形態では、Agのターゲットを用いたスパッタリング法で第1の導電膜を形成し、Taのターゲットを用いたスパッタリング法で第2の導電膜を形成し、第1及び第2導電膜に所定のパターニング及びエッチングを行って、200nmの厚さで下部電極72、73を形成した。なお図4(A)では、下部電極72、73は1層構造で図示している。
【0055】
次いで、下部電極72、73を覆うゲート絶縁膜74を形成する。ゲート絶縁膜74はスパッタリング法を用いて、膜厚を5〜100nmとして珪素を含む絶縁膜で形成する。本形態では、ゲート絶縁膜74の1層目として窒化珪素膜を7nm形成し、2層目として酸化珪素膜を3nm形成した。なお図4(A)では、ゲート絶縁膜74はその膜厚が薄いため、1層構造で図示している。
【0056】
上記ゲート絶縁膜74は、下部電極72、73を形成した後に成膜される。そのため、後に形成されるゲート絶縁膜79のように、ゲート電極85、86と重ならない部分が膜減りすることがないため、比較的膜厚を薄くすることができる。
【0057】
続いて、ゲート絶縁膜74上に半導体層75〜78を形成する(図4(B))。半導体層75〜78は公知の方法により25〜80nmの厚さで形成する。次いで前記半導体膜を公知の結晶化法を用いて結晶化させる。そして、得られた結晶質半導体膜を所望の形状にパターニングして半導体層75〜78を形成する。なお前記半導体膜としては、非晶質半導体膜、微結晶半導体膜、結晶質半導体膜又は非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜などを用いても良い。
【0058】
本形態では、プラズマCVD法を用いて、膜厚55nmの非晶質珪素膜を成膜した。その後、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化(500℃、1時間)を行った後、熱結晶化(550℃、4時間)を行って結晶質珪素膜を形成した。その後、フォトリソグラフィ法を用いたパターニングによって半導体層75〜78を形成した。
【0059】
なお、本形態では、結晶化を助長する金属元素を用いて非晶質珪素膜の結晶化を行ったため、前記金属元素が結晶質珪素膜中に残留している。そのため、前記結晶質珪素膜上に50〜100nmの非晶質珪素膜を形成し、加熱処理を行って、該非晶質珪素膜中に前記金属元素を拡散させ、前記非晶質珪素膜は加熱処理後にエッチングを行って除去する。その結果、前記結晶質珪素膜中の金属元素の含有量を低減または除去することができる。なお半導体層75〜78を形成した後、TFTのしきい値を制御するために微量な不純物元素(ボロンまたはリン)のドーピング(チャネルドーピング)を行ってもよい。
【0060】
次いで、半導体層75〜78を覆うゲート絶縁膜79を形成する。ゲート絶縁膜79はスパッタリング法を用いて、膜厚を30〜200nmとして珪素を含む絶縁膜で形成する。本形態では、ゲート絶縁膜22の1層目として酸化珪素膜79aを30nm形成し、2層目として窒化珪素膜79bを20nm形成した。
本発明では、このようにゲート絶縁膜79をスパッタリング法により作製する。スパッタ装置はAr等の不活性ガスを使用しており、その構成が簡単であるため、プラズマCVD法(CVD装置)を用いる場合と比較して、装置の維持に労力がかからない。
また、ゲート絶縁膜の厚さは、絶縁耐圧と容量の兼ね合いから設定される。そこで本発明は、所望の絶縁耐圧が得られる程度にゲート絶縁膜を厚く形成する。さらに本発明は、TFTを構成する半導体とゲート電極の間の容量を減りにくくするために、誘電率において、酸化珪素膜(SiO2、約3.5)よりも高い窒化珪素膜(SiN、約7.5)を酸化珪素膜の上層に積層して形成する。その結果、絶縁耐圧を向上させ、且つ容量を充分なものとすることができる。
つまり、酸化珪素膜の比誘電率約3.8に対し、窒化珪素膜の比誘電率は約7.5であるので、酸化珪素膜で形成するゲート絶縁膜に窒化珪素膜を含有させることで、実質的にはゲート絶縁膜の薄膜化を図るのと同等の効果を得ることができる。また、ゲートリークを低減することが可能となり、スケーリング則に基づいた素子の微細化に対し、有利な効果を得ることができる。さらに、緻密な窒化珪素膜をゲート絶縁膜の構成部材として用いることにより、外部から侵入する不純物を素子する保護膜として機能させることができ、ゲート絶縁膜と半導体との間で清浄な界面を形成することができる。
なおゲート絶縁膜22は2層構造に限らず、3層以上の構造にしてもよいし、また酸化珪素膜、窒化珪素膜以外の材料を用いて構成してもよいが、各々の層に用いる薄膜の誘電率を考慮して、TFTとして所望の容量が得られるように設定する。
【0061】
次いで、ゲート絶縁膜79上に膜厚20〜100nmの第1の導電膜80と、膜厚100〜400nmの第2の導電膜81とを積層形成する。本形態では、第1の導電膜80であるTaN膜は、Taのターゲットを用いた窒素を含む雰囲気内におけるスパッタリング法で30nmの厚さに形成した。また第2の導電膜81であるAg膜は、Agのターゲットを用いたスパッタリング法で、370nmの厚さに形成した。
【0062】
なお第1及び第2の導電膜80、81を構成する材料は特に限定されないが、RTAの処理温度に耐えうる耐熱性を有し、且つ光吸収率の異なる金属を用いる。また本発明は、ゲート絶縁膜22と第1及び第2の導電膜23、24の形成を同じ方法(スパッタリング法)を用いて行うため、ゲート絶縁膜22から第1及び第2の導電膜23、24の形成までを連続的に行うことができる。その結果、微粒子などの物理的汚染や周辺環境からの化学汚染を防ぐことができる。
【0063】
次いで、フォトリソグラフィ法を用いてレジストからなるマスク84を形成し、電極及び配線を形成するための第1のエッチング処理を行う。第1のエッチング処理では第1及び第2のエッチング条件で行う。(図4(C))
【0064】
本形態では第1のエッチング条件として、ICPエッチング法を用い、エッチング用ガスにCF4とCl2とO2とを用い、それぞれのガス流量比を25:25:10(sccm)とし、1.0Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを行った。基板側(試料ステージ)にも150WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。そしてこの第1のエッチング条件によりAg膜をエッチングして第1の導電層80の端部をテーパー形状とした。
【0065】
続いて、レジストからなるマスク84を除去せずに第2のエッチング条件に変更し、エッチング用ガスにCF4とCl2とを用い、それぞれのガス流量比を30:30(sccm)とし、1.0Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して15秒程度のエッチングを行った。基板側にも20WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。第2のエッチング条件では第1及び第2の導電層80、81とも同程度にエッチングを行った。なお、ゲート絶縁膜79上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。
【0066】
上記の第1のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1及び第2の導電層80、81の端部がテーパー形状となる。こうして、第1のエッチング処理により第1の形状の導電層82、83を形成した。なお図4(C)には図示していないが、ゲート絶縁膜79においては、第1の形状の導電層82、83で覆われない領域が5〜50nm程度エッチングされ、膜厚が薄くなった領域が形成された。
【0067】
なお、本形態では、半導体層77、78上に形成された第1及び第2導電膜80、81はエッチングにより消失した。しかしながら、半導体層75、76上に形成された第1の形状の導電層82、83と同様に、半導体層77、78上に第1の形状の導電層を形成してもよい。そうすると、半導体層77、78に不純物元素を添加する際のマスクとして用いることができる。
【0068】
次いで、レジストからなるマスク87を除去せずに第2のエッチング処理を行う。(図4(D))第2のエッチング処理では、エッチングガスにSF6とCl2とO2を用い、それぞれのガス流量比を24:12:24(sccm)とし、1.3Paの圧力でコイル側の電力に700WのRF(13.56MHz)電力を投入してプラズマを生成して25秒程度のエッチングを行った。基板側(試料ステージ)にも10WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。こうして、W膜を選択的にエッチングして、第2の形状の導電層85、86を形成した。このとき、第1の導電層85a、86aは、ほとんどエッチングされない。
【0069】
そしてレジストからなるマスク87を除去し、半導体層77、78において、チャネル形成領域となる部分に、新たにレジストからなるマスク92を形成する。そして、第1のドーピング処理を行い、半導体層75〜78にN型を付与する不純物元素を低濃度に添加する。第1のドーピング処理はイオンドープ法又はイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を1×1013〜5×1014/cm2とし、加速電圧を40〜80keVとして行う。本形態ではドーズ量を5.0×1013/cm2、加速電圧を50keVとし、第2の形状の導電層85、86及びレジスト92がN型を付与する不純物元素に対するマスクとなって、自己整合的に第1の不純物領域88〜91を形成した。そして第1の不純物領域88〜91には1×1018〜1×1020/cm3の濃度範囲でN型を付与する不純物元素が添加された。
【0070】
続いてレジストからなるマスク92を除去した後、新たにレジストからなるマスク93を形成して、第1のドーピング処理よりも高い加速電圧で第2のドーピング処理を行う(図5(A))。イオンドープ法の条件はドーズ量を1×1013〜3×1015/cm2とし、加速電圧を60〜120keVとして行う。第2のドーピング処理は第2の導電層85bとレジスト93を不純物元素に対するマスクとして用い、第1の導電層85aのテーパー部の下部に位置する半導体層に不純物元素が添加されるようにドーピングを行う。
【0071】
本形態では、ドーズ量を3.0×1015/cm2とし、加速電圧を65keVの条件下でドーピング処理を行った結果、第1の導電層と重なる第2の不純物領域(Lov領域)94には1×1018〜5×1019/cm3の濃度範囲でN型を付与する不純物元素を添加された。また第3の不純物領域95、96には1×1019〜5×1021/cm3の濃度範囲でN型を付与する不純物元素を添加された。また、半導体層75、77において、チャネル形成領域97、98が形成された。
【0072】
そして、レジストからなるマスク93を除去した後、新たにレジストからなるマスク99を形成する(図5(B))。その後、第3のドーピング処理を行い、Pチャネル型TFTの活性層となる半導体層に、前記第1の導電型とは反対の導電型を付与する不純物元素が添加され、第4の不純物領域100、101及び第5の不純物領域102を形成する。
【0073】
第3のドーピング処理では、第2の導電層86bとレジスト99を不純物元素に対するマスクとして用いる。こうして、P型を付与する不純物元素を添加し、自己整合的に第4の不純物領域100、101及び第5の不純物領域102を形成する。
【0074】
本形態では、第4の不純物領域100、101及び第5の不純物領域102はジボラン(B2H6)を用いたイオンドープ法で形成する。イオンドープ法の条件としては、ドーズ量を1×1016/cm2、加速電圧を80keVとした。なお、第4の不純物領域100、101及び第5の不純物領域102にはそれぞれ異なる濃度でリンが添加されている。しかし、いずれの領域においても、第3のドーピング処理によって、P型を付与する不純物元素の濃度が1×1019〜5×1021atoms/cm3となるようにドーピング処理されたため、Pチャネル型TFTとして問題なく動作する。
【0075】
また、ドーピング処理を行う条件を適宜変えて、2回以上のドーピング処理で所望の不純物領域を形成しても良い。
【0076】
上記作製工程を経て形成されるボトムゲート型のトランジスタは、ゲート絶縁膜が薄く、応答速度に良好な特性を有するトランジスタである。一方、トップゲート型のトランジスタは、ゲート絶縁膜がボトムゲート型よりも厚く、絶縁耐圧が良好で、且つリーク電流の少ないトランジスタである。そして、例えば、前者のボトムゲート型のトランジスタは駆動回路部に適用され、後者のトップゲート型のトランジスタは画素部に適用される。このように、本発明では、求められる2つの特性のトランジスタを同一の作製工程により形成することができる。
【0077】
次いで、レジストからなるマスク99を除去し、ゲート絶縁膜79に対する加熱処理及び半導体層に添加された不純物元素の加熱処理を同時に行う(図5(C))。この加熱処理はラピッドサーマルアニール法(RTA法)を用いて行う。本発明では、基板70の裏面側と表面側とで区別して行う。より詳しくは、ボトムゲート型のトランジスタには基板70の裏面側(第1の方向ともよぶ)からRTAを行い、トップゲート型のトランジスタには基板70の表面側(第2の方向ともよぶ)からRTAを行う。このRTAにより、半導体層及びゲート絶縁膜は約700度に加熱されるが、基板10の温度は約400度となる点、またRTAにより一度に加熱する領域を小さくすることができる点から、該基板10の損傷を抑制することができる。また本処理により、そのCV特性が改善され、ヒステリシスがよくなり、信頼性が向上する。このCV特性の改善については、本出願人の出願である特願2002-226056号を参照するとよい。
【0078】
なお、下部電極72、73、ゲート電極85、86は両者とも2層構造である。そして、下部電極72、73は、スパッタリング法により連続的に形成された第1及び第2導電層を有し、ゲート電極85、86は、スパッタリング法により連続的に形成された第3及び第4導電層を有する。前記第1及び前記第4導電層は第1の材料から形成され、前記第2及び前記第3導電層は第2の材料から形成される。そして、第1の材料と、第2の材料は互いに光吸収率が異なる。
そのため、例えば第1の方向からRTAを行う場合、ランプから発せられる光は、ゲート電極85、86の第3導電層に反射する。また第2の方向からRTAを行う場合、ランプから発せられる光は下部電極72、73の第2導電層に反射する。
【0079】
そして、絶縁膜からなる第1の層間絶縁膜102を形成する(図5(D))。この第1の層間絶縁膜49としては、プラズマCVD法またはスパッタリング法を用い、厚さを100〜200nmとして珪素を含む絶縁膜で形成する。本形態では、プラズマCVD法により膜厚100nmの酸化窒化珪素膜102を形成した。
【0080】
第1の層間絶縁膜102上に、第2の層間絶縁膜103を形成する。第2の層間絶縁膜103としては、CVD法によって形成された酸化珪素膜、SOG法又はスピンコート法によって塗布された酸化珪素膜、アクリル等の有機絶縁膜又は非感光性の有機絶縁膜が0.7〜5μmの厚さで形成される。本形態では、CVD法で膜厚1.6μmのアクリル膜103を形成した。なお第2の層間絶縁膜103には、基板上70に形成されたTFTによる凹凸を緩和し、平坦化する意味合いが強いので、平坦性に優れた膜が好ましい。
【0081】
次いで、第2の層間絶縁膜103上に、第3の層間絶縁膜104を形成する。第3の層間絶縁膜104は、スパッタリング法で、窒化珪素膜または窒化酸化珪素膜を0.1〜0.2μmの厚さで形成する。本形態では、スパッタリング法で、窒化珪素膜51を0.1μmの厚さで形成した。
【0082】
次いで、ドライエッチング又はウエットエッチングを用い、コンタクトホールを形成する(図1(B))。本形態では、第1乃至第3の層間絶縁膜102〜104及びゲート絶縁膜79をエッチングし、第3の不純物領域95及び96、第4の不純物領域100及び101に達するコンタクトホールを形成した。
【0083】
次いで、各不純物領域と電気的に接続される配線105〜111を形成する。本形態では、配線105〜111は、膜厚100nmのTi膜、膜厚350nmのAl膜、膜厚100nmのTi膜をスパッタリング法で連続形成して積層し、所望の形状にパターニング及びエッチングして形成した。なお、三層構造に限らず、二層以下の構造又は四層以上の積層構造にしてもよい。また配線の材料としては、AlとTiに限らず、他の導電膜を用いても良い。
【0084】
以上の工程により、Nチャネル型TFT112とPチャネル型TFT113からなるCMOS回路を有する駆動回路部と、Nチャネル型TFT(スイッチング用TFT)114とPチャネル型TFT(駆動用TFT)115とを有する画素部を同一基板上に形成することができる
【0085】
駆動回路部のNチャネル型TFT112は、ゲート電極の一部を構成する第1の導電層85aと重なる低濃度不純物領域(Lov領域)94、ソース領域またはドレイン領域として機能する高濃度不純物領域95を有する。このNチャネル型TFT112と配線106で接続されCMOS回路を形成するPチャネル型TFT113は、ゲート電極の一部を構成する第1の導電層86aと重なる低濃度不純物領域(Lov領域)102、ソース領域またはドレイン領域として機能する高濃度不純物領域100を有する。
【0086】
画素部のNチャネル型TFT114は、ソース領域またはドレイン領域として機能する高濃度不純物領域96を有する。また、Pチャネル型TFT115は、ソース領域またはドレイン領域として機能する高濃度不純物領域101を有する。
【0087】
本形態は、実施の形態1と自由に組み合わせることができる。
【0088】
(実施の形態3)
本発明の実施の形態について、図6、7を用いて説明する。本形態では、本発明のTFTを用いて表示装置を作成した場合の断面構造について説明する。
【0089】
上述の実施の形態1に示した作製工程により、絶縁表面上に駆動回路部及び画素部に配置されるTFTを形成後(図1(A))、駆動用TFT62の配線57と電気的に接続されるように、透明導電膜からなる第1の電極125を形成する。透明導電膜としては仕事関数の大きい材質を用いて作製することが望ましく、一例としては、酸化インジウムと酸化スズの化合物(ITO)、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム、窒化チタンなどが挙げられる。本形態では第1の電極125として、スパッタリング法で、0.1μmの厚さでITO膜を形成した。
【0090】
なお本形態では、配線57を形成後、該配線57に電気的に接続されるように透明導電膜を形成する方法を示したが、他の方法で形成してもよい。例えば、透明導電膜を形成し、該透明導電膜をパターン加工した後、TFTの配線57を形成してもよい。そのときの断面構造を図6(D)に示す。また、TFTの配線57を形成した後、絶縁膜を形成し、その後配線57に達するように絶縁膜にコンタクトホールを開口する。そして、配線57と電気的に接続されるように透明導電膜を形成してもよい。そのときの断面構造を図6(E)に示す。
【0091】
次いで、第1の電極125の端面を覆うように絶縁膜128を形成する。絶縁膜128を形成する材料は特に限定されず、無機又は有機の材料で形成することができるが、感光性の有機物を使用して形成すると、開口部の形状が発光層を蒸着する際に段切れなどが起こりにくいものとなるため好ましい。例えば、絶縁膜128の材料としてネガ型の感光性樹脂を用いた場合、図7(A)のように、絶縁膜128の上端部に第1の曲率半径を有する曲面、絶縁膜128の下端部に第2の曲率半径を有する曲面を有するように形成される。第1及び第2の曲率半径は、0.2μm〜3μm、また前記開口部の壁面のITOに対する角度は35°以上とすることが好ましい。また、ポジ型の感光性樹脂を用いた場合、開口部の形状は図7(B)のように絶縁膜の上端部は曲率半径を有する曲面となる。また、絶縁膜128の開口部をドライエッチングで作製した場合は図7(C)に示すような形状となる。
【0092】
その後、PVA(ポリビニルアルコール)系の多孔質体を用いて拭い、ゴミ等の除去を行う。本形態では、PVAの多孔質体を用いた拭浄により、ITOや絶縁膜をエッチングしたときに発生する微粉(ゴミ)の除去を行った。
【0093】
次いで、第1の電極125と接するように発光層126を形成する。発光層126は、蒸着法、塗布法(スピンコート法、インクジェット法など)により形成される。本形態では、蒸着装置を用いて、蒸着源を移動させながら蒸着を行った。例えば、真空度が5×10-3Torr(0.665Pa)以下、好ましくは10-4〜10-6Torrまで真空排気された成膜室で蒸着を行った。蒸着の際、抵抗加熱により、予め有機化合物は気化されており、蒸着時にシャッターが開くことによって基板の方向へ飛散する。つまり、気化された有機化合物は、上方に飛散し、メタルマスクに設けられた開口部を通って基板に蒸着され、発光層256が形成された。
【0094】
なお、発光層126の蒸着前処理に、全体にPEDOTを塗布し、ベークを行ってもよい。このとき、PEDOTはITOとの濡れ性が良くないため、一旦PEDOTを塗布後、水洗し、再度PEDOTを塗布することが好ましい。その後、常圧で加熱を行って水分を飛ばしてから、減圧雰囲気で加熱を行う。
【0095】
本発明は、発光素子を構成する第1及び第2の電極間に設けられる一つ又は複数の層を総称して発光層126とよぶ。発光層126は、低分子系有機化合物材料、高分子系有機化合物材料、或いは、両者を適宣組み合わせて形成することが可能である。また、電子輸送性材料と正孔輸送性材料を適宜混合させた混合層、又はそれぞれの接合界面に混合領域を形成した混合接合を形成しても良い。また、有機系の材料のほかに無機系の発光材料を使用しても良い。さらに、発光層126の構造も特に限定されず、低分子材料からなる層を積層した構造、高分子材料からなる層と低分子材料からなる層とを積層した構造でもよい。
【0096】
続いて発光層126上に、第2の電極127を形成する。第2の電極127は、仕事関数の小さい金属(Li、Mg、Cs)を含む薄膜、Li、Mg等を含む薄膜上に積層した透明導電膜との積層膜で形成する。膜厚は陰極として作用するように適宜設定すればよいが、0.01〜1μm程度の厚さに公知の方法(電子ビーム蒸着法など)で形成する。但し、電子ビーム蒸着法を用いる場合、加速電圧が高すぎると放射線を発生し、TFTにダメージを与えてしまう。しかし、加速電圧が低すぎても成膜速度が下がり、生産性が低下する。そのため、第2の電極127を陰極として作用しうる膜厚より過剰には成膜しないようにする。第2の電極127が薄いと、成膜速度が遅くても生産性に大きな影響は現れない。しかしながら、陰極の膜厚が薄いことで高抵抗化してしまう問題も発生するが、陰極上に低抵抗金属であるAlなどを抵抗加熱蒸着やスパッタリング法などで形成し、積層構造とすることで解決する。本形態では、第2の電極127として電子ビーム蒸着法でAl-Liを0.1μmの厚さで形成した。
【0097】
次に、絶縁膜128及び第2の電極127上に、保護膜129を成膜する。保護膜129は、水分や酸素などの発光素子の劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、DLC膜、窒化炭素膜、RFスパッタリング法で形成された窒化珪素膜等を用いるのが望ましい。またその膜厚は、10〜200nm程度とするのが望ましい。本形態では、スパッタリング法を用いて、窒化珪素膜を100nmの厚さで形成した。
【0098】
これまでの工程において形成された、第1の電極125、発光層126及び第2の電極127の積層体が発光素子130に相当する。第1の電極125は陽極、第2の電極127は陰極に相当する。本発明では、発光素子130の励起状態には一重項励起と三重項励起があるが、発光はどちらの励起状態を経てもよい。
【0099】
図6(B)には発光素子を用いた表示装置における一画素の上面図を示す。図6(B)には、画素電極125まで形成した状態を示す。図6(B)の上面図において、A-B-Cに対応した断面図が図6(A)に相当する。また図6(C)は、図6(B)に対応した一画素の回路図を示す。図6(B)(C)において、14及び15は下部電極、121はソース線、122はゲート線、123は電源線、124は容量素子、125は第1の電極(画素電極)、61はスイッチング用TFT、62は駆動用TFTに相当する。
【0100】
本形態では基板10側(底面)から発光素子30から発せられる光を取り出す、所謂下面出射を行う場合を示した。しかし、基板10の表面から光を取り出す、所謂上面出射を行うようにしてもよい。その場合、第1の電極125を陰極、第2の電極127を陽極に相当するように形成し、さらに第2の電極127は透明材料で形成するとよい。また、駆動用TFT62はNチャネル型TFTで形成することが好ましい。なお、駆動用TFT62の導電型は適宜変更しても構わないが、容量素子124は該駆動用TFT62のゲート・ソース間電圧を保持するように配置する。なお本形態では、本発明の薄膜トランジスタと発光素子を用いた発光装置の場合を示したが、液晶表示装置などの他の表示装置に用いてもよい。
【0101】
本形態は、実施の形態1、2と自由に組み合わせることができる。
【0102】
(実施の形態4)
本発明の実施の形態について、図8を用いて説明する。図8は、TFTが形成された基板をシーリング材によって封止することによって形成された表示パネルの上面図であり、図8(B)は図8(A)のB-B’における断面図、図8(C)(D)は図8(A)のA-A’における断面図である。なお図8(C)はTFT基板の方向に光を発する下面出射を行う表示パネル、図8(D)は対向基板の方向に光を発する上面出射を行う表示パネルの断面図である。
【0103】
図8(A)〜(D)において、基板401上には、画素部(表示部)402、該画素部402を囲むように設けられた信号線駆動回路403、走査線駆動回路404a、404bが配置され、これらを囲むようにしてシール材406が設けられている。画素部402の構造については、上述の実施の形態及びその説明を参照すれば良い。シール材406としては、ガラス材、金属材(代表的にはステンレス材)、セラミックス材、プラスチック材(プラスチックフィルムも含む)が用いられる。
【0104】
このシール材406は、信号線駆動回路403、走査線駆動回路404a、404bの一部に重畳させて設けても良い。
図8(C)に示した表示パネルでは、シール材406を用いてシーリング材407が設けられ、基板401、シール材406及びシーリング材407によって密閉空間408が形成される。シーリング材407には予め凹部の中に吸湿剤(酸化バリウムもしくは酸化カルシウム等)409が設けられ、上記密閉空間408の内部において、水分や酸素等を吸着して清浄な雰囲気に保ち、発光素子の劣化を抑制する役割を果たす。この凹部は目の細かいメッシュ状のカバー材410で覆われている。カバー材410は空気や水分は通すが、吸湿剤409は通さない。なお、密閉空間408は、窒素もしくはアルゴン等の希ガスで充填しておけばよく、不活性であれば樹脂もしくは液体で充填することも可能である。
また図8(D)の表示パネルでは、シール材406を用いて透明な対向基板421が設けられ、基板401、対向基板421及びシール材406によって密閉空間422が形成される。対向基板421には、カラーフィルタ420と該カラーフィルタを保護する保護膜423が設けられる。画素部402に配置された発光素子から発せられる光は、該カラーフィルタ420を介して外部に放出され、表示パネルでは多色表示を行う。密閉空間422は、不活性な樹脂もしくは液体などで充填される。なお、多色表示を行う際には、発光層がRGBの各々の色を発するように設定するか、白色発光をする発光層を設けた画素を配置しカラーフィルタや色変換層を用いるように設定してもよい。
【0105】
基板401上には、信号線駆動回路403及び走査線駆動回路404a、404bに信号を伝達するための入力端子部411が設けられ、該入力端子部411へはFPC412を介してビデオ信号等のデータ信号が伝達される。入力端子部411の断面は、図8(B)に示す通りであり、走査線もしくは信号線と同時に形成された配線からなる入力配線413とFPC412側に設けられた配線415とを、導電体416を分散させた樹脂417を用いて電気的に接続してある。なお、導電体416としては、球状の高分子化合物に金もしくは銀といったメッキ処理を施したものを用いれば良い。
【0106】
本形態では、発光素子を用いた発光パネルに本発明を適用した例を示したが、液晶表示素子を用いた液晶パネルに本発明を適用してもよい。
【0107】
本形態は、実施の形態1〜3と自由に組み合わせることができる。
【0108】
(実施の形態5)
本発明が適用される電子機器として、ビデオカメラ、ディジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。それらの電子機器の具体例を図9に示す。
【0109】
図9(A)は発光装置であり、筐体2001、支持台2002、表示部2003、スピーカー部2004、ビデオ入力端子2005等を含む。本発明は表示部2003に適用することができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光装置は、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【0110】
図9(B)はディジタルスチルカメラであり、本体2101、表示部2102、受像部2103、操作キー2104、外部接続ポート2105、シャッター2106等を含む。本発明は、表示部2102に適用することができる。
【0111】
図9(C)はノート型パーソナルコンピュータであり、本体2201、筐体2202、表示部2203、キーボード2204、外部接続ポート2205、ポインティングマウス2206等を含む。本発明は、表示部2203に適用することができる。
【0112】
図9(D)はモバイルコンピュータであり、本体2301、表示部2302、スイッチ2303、操作キー2304、赤外線ポート2305等を含む。本発明は、表示部2302に適用することができる。
【0113】
図9(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体2401、筐体2402、表示部A2403、表示部B2404、記録媒体(DVD等)読み込み部2405、操作キー2406、スピーカー部2407等を含む。表示部A2403は主として画像情報を表示し、表示部B2404は主として文字情報を表示するが、本発明は表示部A、B2403、2404に適用することができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【0114】
図9(F)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体2501、表示部2502、アーム部2503を含む。本発明は、表示部2502に適用することができる。
【0115】
図9(G)はビデオカメラであり、本体2601、表示部2602、筐体2603、外部接続ポート2604、リモコン受信部2605、受像部2606、バッテリー2607、音声入力部2608、操作キー2609等を含む。本発明は、表示部2602に適用することができる。
【0116】
図9(H)は携帯電話であり、本体2701、筐体2702、表示部2703、音声入力部2704、音声出力部2705、操作キー2706、外部接続ポート2707、アンテナ2708等を含む。本発明は、表示部2703に適用することができる。なお、表示部2703は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。
【0117】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また本実施の形態の電子機器には、実施の形態1〜5に示したいずれの構成を用いても良い。
【0118】
【発明の効果】
本発明では、ゲート絶縁膜をスパッタリング法により作製する。スパッタ装置はAr等の不活性ガスを使用しており、その構成が簡単であるため、CVD装置を用いる場合と比較して、装置の維持に労力がかからない。また、本発明は、所望の絶縁耐圧が得られる程度にゲート絶縁膜を厚く形成し、さらにTFTを構成する半導体とゲート電極の間の容量を減りにくくするために、各々の層に用いる薄膜の誘電率を考慮して、TFTとして所望の容量が得られるように設定している。具体的には、ゲート絶縁膜を2層構造とし、1層目として酸化珪素膜(誘電率:約3.5)を形成し、2層目として窒化珪素膜(誘電率:約7.5)を形成する。その結果、所望の絶縁耐圧、容量を得ることができる。
【0119】
さらに、本発明は、ゲート絶縁膜に対する加熱処理及び半導体層に添加された不純物元素の活性化処理を同時にRTA法を用いて行う。このとき、半導体層及びゲート絶縁膜は約700度に加熱されるが、基板の温度は約400度となるため、該基板の損傷を抑制することができる。また本処理により、スパッタリング法でゲート絶縁膜が作製されたTFTであっても、そのCV特性が改善され、ヒステリシスがよくなり、信頼性が向上する。なお、本発明の第2の形態では、ボトムゲート型のトランジスタには基板の裏面側からRTAを行い、トップゲート型のトランジスタには基板の表面側からRTAを行う。そうすると、一度に加熱する領域を小さくすることができる点から、該基板の損傷をさらに抑制することができる。またRTAは短時間で行うことができるため、作製工程における所要時間が減少し、生産性が向上する。
【0120】
また本発明の第1の形態では、各TFTの半導体層の下部には、下部電極が設けられている。そのため、しきい値電圧が安定化し、該しきい値電圧のバラツキを緩和することができる。また第1の形態では、Lov領域を形成するため、ゲート電極にはトップハット型といわれる二層構造を採用している。しかし、ゲート絶縁膜からゲート電極の作製まで連続的に行うことができるため、下部電極を形成するためのパターニング工程と、ゲート電極を形成するためのパターニング工程の合わせて2回のパターニング工程により、下部電極並びにゲート電極を形成することができる。その結果、作製工程が簡略化するため、製造歩留まりが改善され、製造コストを低減することができる。
【0121】
本発明の第2の形態では、求められる2つの特性のトランジスタを同一の作製工程により形成することができる。より詳しくは、本発明の第2の作製工程を経て形成されるボトムゲート型のトランジスタは、ゲート絶縁膜が薄く、応答速度に良好な特性を有するトランジスタである。一方、トップゲート型のトランジスタは、ゲート絶縁膜がボトムゲート型よりも厚く、絶縁耐圧が良好で、且つリーク電流の少ないトランジスタである。
【図面の簡単な説明】
【図1】 本発明の薄膜トランジスタの断面構造を示す図。
【図2】 本発明の薄膜トランジスタの作製方法を示す図。
【図3】 本発明の薄膜トランジスタの作製方法を示す図。
【図4】 本発明の薄膜トランジスタの作製方法を示す図。
【図5】 本発明の薄膜トランジスタの作製方法を示す図。
【図6】 本発明の薄膜トランジスタの断面構造を示す図。
【図7】 本発明の薄膜トランジスタの断面構造を示す図。
【図8】 表示パネルを示す図。
【図9】 電子機器を示す図。
Claims (4)
- 絶縁表面を有する基板上にトップゲート型のトランジスタ及びボトムゲート型のトランジスタを形成する半導体装置の作製方法であって、
前記基板の一方の面上に第1のゲート電極を形成し、
前記第1のゲート電極上に第1の絶縁膜及び第2の絶縁膜をスパッタリング法により連続的に形成し、
前記第2の絶縁膜に接し、かつ前記第1のゲート電極と重なる第1の半導体層と、前記第1のゲート電極と重ならない第2の半導体層とを形成し、
前記第1の半導体層及び前記第2の半導体層上に第3の絶縁膜及び第4の絶縁膜をスパッタリング法により連続的に形成し、
前記第3の絶縁膜及び前記第4の絶縁膜を介して、前記第2の半導体層上に第2のゲート電極を形成し、
前記第2のゲート電極と、前記第1の半導体層上に形成したレジストマスクとを用いて、前記第1の半導体層及び前記第2の半導体層に不純物元素を添加し、
前記第1のゲート電極及び前記不純物元素が添加された前記第1の半導体層に、前記基板の他方の面側からランプを照射することにより、RTA法を用いた加熱処理を行い、
前記第2のゲート電極及び前記不純物元素が添加された前記第2の半導体層に、前記基板の一方の面側からランプを照射することにより、RTA法を用いた加熱処理を行うことを特徴とする半導体装置の作製方法。 - 絶縁表面を有する基板上にトップゲート型のトランジスタ及びボトムゲート型のトランジスタを形成する半導体装置の作製方法であって、
前記基板の一方の面上に第1の導電層及び第2の導電層をスパッタリング法により連続的に形成して第1のゲート電極を形成し、
前記第1のゲート電極上に第1の絶縁膜及び第2の絶縁膜をスパッタリング法により連続的に形成し、
前記第2の絶縁膜に接し、かつ前記第1のゲート電極と重なる第1の半導体層と、前記第1のゲート電極と重ならない第2の半導体層とを形成し、
前記第1の半導体層及び前記第2の半導体層上に第3の絶縁膜及び第4の絶縁膜をスパッタリング法により連続的に形成し、
前記第3の絶縁膜及び前記第4の絶縁膜を介して、前記第2の半導体層上に第3の導電層及び第4の導電層をスパッタリング法により連続的に形成して第2のゲート電極を形成し、
前記第2のゲート電極と、前記第1の半導体層上に形成したレジストマスクとを用いて、前記第1の半導体層及び前記第2の半導体層に不純物元素を添加し、
前記第1のゲート電極及び前記不純物元素が添加された前記第1の半導体層に、前記基板の他方の面側からランプを照射することにより、RTA法を用いた加熱処理を行い、
前記第2のゲート電極及び前記不純物元素が添加された前記第2の半導体層に、前記基板の一方の面側からランプを照射することにより、RTA法を用いた加熱処理を行い、
前記第1の導電層及び前記第4の導電層はそれぞれ第1の材料から形成され、
前記第2の導電層及び前記第3の導電層はそれぞれ第2の材料から形成され、
前記第1の材料及び前記第2の材料は、互いに光吸収率が異なることを特徴とする半導体装置の作製方法。 - 請求項1または請求項2において、
前記第1の絶縁膜として窒化珪素膜を形成し、
前記第2の絶縁膜として酸化珪素膜を形成し、
前記第3の絶縁膜として酸化珪素膜を形成し、
前記第4の絶縁膜として窒化珪素膜を形成することを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項3のいずれか一項において、
前記第1の絶縁膜及び前記第2の絶縁膜の膜厚は、前記第3の絶縁膜及び前記第4の絶縁膜の膜厚よりも薄いことを特徴とする半導体装置の作製方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002302383A JP4387090B2 (ja) | 2002-10-16 | 2002-10-16 | 半導体装置の作製方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002302383A JP4387090B2 (ja) | 2002-10-16 | 2002-10-16 | 半導体装置の作製方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2004140123A JP2004140123A (ja) | 2004-05-13 |
JP2004140123A5 JP2004140123A5 (ja) | 2006-11-16 |
JP4387090B2 true JP4387090B2 (ja) | 2009-12-16 |
Family
ID=32450450
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002302383A Expired - Fee Related JP4387090B2 (ja) | 2002-10-16 | 2002-10-16 | 半導体装置の作製方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4387090B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007032128A1 (ja) * | 2005-09-16 | 2007-03-22 | Sharp Kabushiki Kaisha | 薄膜トランジスタ |
JP2007121788A (ja) * | 2005-10-31 | 2007-05-17 | Hitachi Displays Ltd | アクティブマトリクス基板およびそれを用いた液晶表示装置 |
CN101385039B (zh) * | 2006-03-15 | 2012-03-21 | 株式会社半导体能源研究所 | 半导体器件 |
JP5469799B2 (ja) * | 2006-03-15 | 2014-04-16 | 株式会社半導体エネルギー研究所 | 無線通信によりデータの交信を行う半導体装置 |
JP2010141141A (ja) * | 2008-12-11 | 2010-06-24 | Nippon Hoso Kyokai <Nhk> | 薄膜トランジスタおよびその製造方法、並びに表示装置 |
-
2002
- 2002-10-16 JP JP2002302383A patent/JP4387090B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004140123A (ja) | 2004-05-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6600112B2 (ja) | 表示装置及び液晶表示装置 | |
US9362307B2 (en) | Thin film transistor, electronic device having the same, and method for manufacturing the same | |
JP3989763B2 (ja) | 半導体表示装置 | |
US8318554B2 (en) | Method of forming gate insulating film for thin film transistors using plasma oxidation | |
JP5542261B2 (ja) | 半導体装置の作製方法 | |
US7169689B2 (en) | Method of manufacturing a semiconductor device | |
JP4993938B2 (ja) | 半導体装置の作製方法 | |
KR20030082385A (ko) | 반도체 표시 장치 | |
US7470621B2 (en) | Method for manufacturing semiconductor device | |
JP2002083689A (ja) | 発光装置 | |
JP6291015B2 (ja) | 半導体装置 | |
JP4387090B2 (ja) | 半導体装置の作製方法 | |
JP4128428B2 (ja) | 半導体装置の作製方法 | |
JP4986351B2 (ja) | 半導体装置 | |
JP2010147269A (ja) | 薄膜半導体装置の製造方法 | |
JP4044360B2 (ja) | 半導体装置およびその作製方法 | |
JP4342843B2 (ja) | 半導体装置の作製方法 | |
JP4293412B2 (ja) | 結晶質シリコン膜の作製方法 | |
JP2004327977A (ja) | 薄膜トランジスタ及びその作製方法 | |
JP2001196306A (ja) | 半導体膜及び半導体装置の作製方法 | |
JP2004128217A (ja) | 薄膜トランジスタ及びその作製方法 | |
JP2020074442A (ja) | 半導体装置 | |
JP2004104110A (ja) | 薄膜トランジスタ及びその作製方法 | |
JP2006013461A (ja) | 半導体装置および電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051013 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060314 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061002 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090707 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090831 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090929 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090930 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121009 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121009 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121009 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131009 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |