JPH02263465A - 積層型半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、積層型半導体装置およびその製造方法に関
し、特に、半導体素子が、縦方向に層間絶縁膜を介して
２層以上櫃層された半導体層に形成される積層型半導体
装置およびその製造方法に関するものである。

［従来の技術〕 第９図は、従来の積層型半導体装置の要部を示す部分断
面図である。第９図を参照して従来の積層型半導体装置
の構造について説明する。

第１導電型、たとえばｐ型の単結晶シリコン基板（以下
、基板と称する）１の主面上で素子形成領域を囲むよう
に、シリコン酸化膜からなる分離酸化膜２が形成されて
いる。素子形成領域には、第１層ＭＯ３）ランジスタが
形成されている。この第１層ＭＯＳトランジスタは、ゲ
ート電極３と、そのゲート電極３の両側における基板１
の主面に形成された、１対のソースまたはドレイン領域
としての第２導電型、たとえばｎ型の不純物拡散領域５
および６とから構成される。ゲート電極３は、ゲート絶
縁膜４を介して基板１の上に形成され、リンが高濃度に
ドープされた多結晶シリコンからなる。このゲート電極
３を覆うように、シリコン酸化膜からなる絶縁層７が形
成されている。ソースまたはドレイン領域としての不純
物拡散領域５および６には、それぞれ、たとえば、タン
グステンシリサイド、モリブデンシリサイド等の高融点
金属シリサイドからなる第１層配線層８および９が接続
されている。

このようにして形成された第１層ＭＯＳトランジスタの
上には、層間絶縁膜１０が形成されている。層間絶縁膜
１０は、第１層配線層８および９と絶縁層７の上に形成
され、低圧ＣＶＤ法（化学的気相薄膜成長法）によって
形成されたシリコン酸化膜からなる。層間絶縁膜１０の
膜厚は、たとえば、１，５〜２μｍ程度である。この層
間絶縁膜１０の上には、シリコン酸化膜からなる分離領
域１２によって囲まれた島状の単結晶シリコンからなる
第１導電型の半導体層１１が形成されている。上層半導
体層１１は、その投影平面形状が略長方形になるように
形−成されている。上層半導体層１１には、第２層ＭＯ
Ｓトランジスタが形成されている。第２層ＭＯ３）ラン
ジスタは、ゲート電極１３と、このゲート電極１３の両
側における上層半導体層１１の主表面に形成された、１
対のソースまたはドレイン領域としての第２導電型の不
純物拡散領域１５および１６とから構成される。

ゲート電極１３は、上層半導体層１１の表面上にゲート
絶縁Ｉｌ！１４を介して形成され、リンが高濃度にドー
プされた多結晶シリコンからなる。ゲート電極１３を覆
うように、シリコン酸化膜からなる絶縁層１７が形成さ
れている。１対のソースまたはドレイン領域としての不
純物拡散領域１５および１６には、それぞれ、第２層配
線層１８および１９が接続されている。この第２層配線
層１８および１９は、たとえば、アルミニウムからなる
。

このように構成された積層型半導体装置においては、第
１層ＭＯＳ）ランジスタおよび第１層配線層８，９と、
第２層ＭＯＳトランジスタとは、膜厚１．５〜２．０μ
ｍのシリコン酸化膜からなる層間絶縁膜１０によって分
離されている。この層間絶縁膜として、シリコン酸化膜
のかわりに、ボロンおよびリンがドープされたシリコン
酸化膜（以下、ＢＰＳＧ膜：ｂｏｒｏ−ｐｈｏｓｐｈ。

５ｉｌｉｃａｔｅ　　ｇｌａｓｓ　　ｆｉｌｍと称する
。）、あるいはリンがドープされたシリコン酸化膜（以
下、ＰＳＧ膜：ｐｈｏｓｐｈｏ　　５ｉ１ｉｃａｔｅ　
　ｇｌａｓｓ　　ｆｉｌｍと称する。）を用いることも
考えられる。

ＢＰＳＧ膜あるいはＰＳＧ膜を層間絶縁膜として使用し
た積層型半導体装置の先行技術としては、１９８４年春
季応用物理学会講演予稿集［レーザ照射による５ＯＩ２
層構造三次元ＣＭＯ３ＩＣの試作ｊ　ｐ、４２９、特開
昭５８−７８６１号公報に示されている。前者において
は、層間絶縁膜が５ｔ３Ｎ、膜とＰＳＧ膜とからなる２
層構造で構成されたものが示されている。後者において
は、層間絶縁膜がシリコン酸化膜とＰＳＧＩ＆８とシリ
コン酸化膜またはシリコン窒化膜との３層構造からなる
ものが示されている。シリコン酸化膜またはシリコン窒
化膜は、低い不純物濃度を有する。

［発明が解決しようとする課題］ 第９図に示された積層型半導体装置においては、第２層
ＭＯ３）ランジスタの基板となる島状の半導体層１１は
、層間絶縁膜１０の上に形成された多結晶シリコン層に
レーザ光等のエネルギ線が照射されることにより、その
多結晶シリコン層が溶融・再結晶化されて形成される。

そのため、半導体層１１は、シリコンの融点である１４
２０℃まで上昇した後、室温まで冷却されることになる
。

一方、層間絶縁膜１０としてのＣＶＤ法によって形成さ
れた酸化シリコンのガラス転移温度は１１５０℃である
。このため、半導体層１１が溶融状態のとき、半導体層
１１に接する層間絶縁膜１０も溶融状態にされる。ここ
で、ガラス転移温度は、その物質の粘性率が１０１２ポ
アズ（ｇ／ｃｍ２・５ｅｃ）になるときの温度をいう。

シリコンの熱膨張率が５Ｘ１０−’／℃であるのに対し
、酸化シリコンの熱膨張率は５Ｘ１０−７／”Ｃである
。両者の熱膨張率の差は、１桁のオーダである。この熱
膨張率の差により、半導体層１１が溶融・再結晶化され
た後、室温まで冷却される過程において、１０９ｄｙｎ
　ｅ／ａｍ２程度の引張応力が半導体層１１の内部に残
留することになる。この残留引張応力の存在により、半
導体層１１に歪が生じてしまう。その結果、歪が生じた
半導体層１１に形成される第２層ＭＯＳトランジスタに
おいては、電流駆動能力等の素子特性が悪化するという
問題点があった。これは、一般的に残留引張応力が物質
内に存在すると、電子の移動度が低下することによるも
のと思われる。

上述の半導体層１１の内部に引張応力が残留する過程に
ついて説明する。層間絶縁膜１０としてのシリコン酸化
膜の上には多結晶シリコン層が形成される。この多結晶
シリコン層にはレーザ光等のエネルギ線が照射されるこ
とにより、多結晶シリコン層が溶融・再結晶化される。

このとき、多結晶シリコン層は、シリコンの融点である
１４２０℃まで加熱される。その後、再結晶化されて形
成された単結晶シリコンからなる半導体層１１は室温ま
で冷却される。この冷却過程において、酸化シリコンの
ガラス転移温度である１１５０℃までは、半導体層１１
の下層である層間絶縁膜１０も溶融状態に保たれている
。そのため、層間絶縁膜１０によって拘束されることな
く、半導体層１１は収縮する。しかしながら、１１５０
℃から室温までの冷却過程においては、下層である層間
絶縁膜１０は固体状態に保たれているので、半導体層１
１は層間絶縁膜１０に拘束されて収縮する。

すなわち、半導体層１１は、層間絶縁膜１０に引張られ
た状態で室温まで冷却されることになる。

このようにして、半導体層１１には引張応力が残留する
ことになる。

上述においては、２層のＭＯＳ）ランジスタが形成され
たものについて説明したが、３層以上のＭＯＳ）ランジ
スタが形成されたものについては、最上層に形成される
ＭＯＳ）ランジスタの半導体層直下に存在する層間絶縁
膜の膜厚は厚くなる。

たとえば、３層目に存在するＭＯ３Ｉ−ランジスタの半
導体層直下に存在する層間絶縁膜の膜厚は、２層目に存
在するＭＯＳトランジスタのそれの約２倍になる場合が
ある。そのため、上層半導体層に歪が生じるという上記
問題点は、特に顕著に現われる。特に、シリコンの降伏
応力１０”ｄｙｎｅ／ｃｍ２より大きな応力が発生する
と、上層半導体層にクラックが生じてしまう場合があっ
た。

また、層間絶縁膜１０としてシリコン酸化膜の代わりに
ＢＰＳＧ膜を用いたものは、シリコン酸化膜を用いたも
のに比べて、上層半導体層１１に発生する歪は１／３〜
２／３程度に減少するものと考えられる。これは、ＢＰ
ＳＧＪＩ！のガラス転移温度が６５０℃であり、シリコ
ン酸化膜のガラス転移温度より低いためであると考えら
れる。すなわち、上層半導体層の冷却過程において、層
間絶縁膜１０に酸化シリコンを用いた場合、酸化シリコ
ンが固体化する温度が１１５０℃であるのに対し、層間
絶縁膜としてＢＰＳＧ膜を用いると、その固体化になる
温度が６５０℃と低い温度になることが、上層半導体層
１１の歪の減少に寄与しているものと考えられる。

しかしながら、この種の積層型半導体装置においては、
エネルギ線の照射によって溶融される半導体層の領域の
幅が０．１〜１ｍｍという狭い幅である。この溶融され
る領域の幅は、半導体基板（４インチ基板においては直
径１００ｍｍ、６インチ基板においては直径１５０ｍｍ
）の大きさに比べて非常に小さい。そのため、溶融した
半導体層と溶融していない半導体層との間には、その温
度差によって歪が発生する。その結果、半導体層１１に
横方向の平面的な歪が残留することになる。

溶融した半導体層の歪は、その半導体層の下に存在し、
粘性率が低くなったＢＰＳＧ膜によって減少する。しか
しながら、溶融していない半導体層の下に存在するＢＰ
ＳＧ膜は、その粘性率が十分に低下していないため、半
導体層１１は、溶融した部分と溶融していない部分との
境界部に歪を残留することになる。したがって、層間絶
縁膜１０としてＢＰＳＧ膜を用いた場合においても、第
２層ＭＯＳトランジスタの素子特性が悪化するという問
題点があった。

なお、上記の文献および公報においては、層間絶縁膜を
材質の異なる２層で構成したものが単に示されているだ
けである。層間絶縁膜上に形成される上層半導体層を溶
融・再結晶化する際に、半導体層に歪あるいはクラック
が生じることに対して、半導体層と層間絶縁膜との関係
に着目した考察は何らされていない。

そこで、この発明の目的は、層間絶縁膜上に島状に形成
される半導体層に生じる歪を抑制し、その半導体層に形
成される半導体素子の特性が良好な積層型半導体装置お
よびその製造方法を提供することである。

［課題を解決するための手段］ この発明に従った積層型半導体装置は、第１の半導体層
と、層間絶縁膜と、第２の半導体層とを備える。第１の
半導体層は、主表面を有し、その主表面の上に第１の半
導体素子が形成されるものである。層間絶縁膜は、第１
の絶縁体層と第２の絶縁体層とを有する。第１の絶縁体
層は、第１の半導体素子の上に形成され、７５０℃以下
のガラス転移温度を有する。第２の絶縁体層は、第１の
絶縁体層の上に形成され、７５０℃を越えるガラス転移
温度を有し、２０００Å以上１μｍ以下の膜厚を有する
。第２の半導体層は、層間絶縁膜の第２の絶縁体層の上
にその周囲が分離されて島状に形成される。また、第２
の半導体層は、第２の半導体素子が形成される主表面を
有する。

この発明に従った積層型半導体装置の製造方法によれば
、まず、第１の半導体層の主表面上に第１の半導体素子
が形成される。第１の半導体素子の上には、７５０℃以
下のガラス転移温度を有する第１の絶縁体層が形成され
る。この第１の絶縁体層の上には、７５０℃を越えるガ
ラス転移温度を有し、２０００Å以上１μｍ以下の膜厚
を有する第２の絶縁体層が形成される。この第２の絶縁
体層の上には、第２の半導体層が、その周囲が分離され
た島状に形成される。

［作用コ この発明においては、上層半導体層の下に位置する層間
絶縁膜は、第１の絶縁体層と第２の絶縁体層とを有する
。第１の絶縁体層が、上層半導体層と層間絶縁膜との熱
膨張率の差によって上層半導体層に生ずる残留応力を抑
制する。また、第２の絶縁体層が、上層半導体層に生ず
る横方向の歪を抑制する。

［実施例］ 第１図は、この発明の積層型半導体装置の一実施例を示
す要部の部分断面図である。第１図を参照して、本発明
の積層型半導体装置の構造について説明する。

第１導電型のシリコン基板１の主面には、素子形成領域
を囲むように酸化シリコンからなる分離酸化膜２が形成
されている。素子形成領域には、第１層ＭＯ３）ランジ
スタが形成されている。第１層ＭＯ５トランジスタは、
ゲート電極３と、１対のソースまたはドレイン領域とし
ての第２導電型の不純物拡散領域５，６とを有する。ゲ
ート電極３は、ゲート絶縁膜４を介して基板１の上に形
成されている。絶縁層７はゲート電極３を覆うように形
成されている。第１層配線層８．９は、不純物拡散領域
５．６のそれぞれに接続されるように形成され、高融点
金属シリサイドからなる。このようにして形成された第
１層ＭＯ３）ランジスタの上には、層間絶縁膜１０が形
成されている。

層間絶縁膜１０は、第１絶縁体層１０１と第２絶縁体層
１０２とから構成される。第１絶縁体層は、そのガラス
転移温度が６５０℃である、ボロンおよびリンを含有す
るシリコン酸化膜（Ｂ　Ｐ　Ｓ　Ｇ膜）からなる。この
ＢＰＳＧ膜は、シリコン酸化膜中にリンを７．５モル％
、ボロンをＢ２０．の形で１０モル％含有させた膜であ
る。このＢＰＳＧ膜は、常圧ＣＶＤ法を用いて形成され
る。第１絶縁体層１０１の膜厚は１．３〜１．８μｍで
ある。

第２絶縁体層１０２は第１絶縁体層１０１の上に形成さ
れている。第２絶縁体層１０２は、そのガラス転移温度
が１１５０℃であり、低圧ＣＶＤ法によって形成された
シリコン酸化膜からなる。第２絶縁体層１０２の膜厚は
２０００Åである。

このようにして構成された層間絶縁膜１０の上に、酸化
シリコンからなる分離領域１２によって囲まれた島状の
単結晶シリコンからなる第１導電型の上層半導体層１１
が形成されている。この上層半導体層１１の主表面には
、第２層ＭＯＳトランジスタが形成されている。第２層
ＭＯＳトランジスタは、ゲート電極１３と、１対のソー
スまたはドレイン領域としての第２導電型の不純物拡散
領域１５．１６とを有する。ゲート電極１３は、ゲート
絶縁膜１４を介して上層半導体層１１の上に形成されて
いる。ゲート電極１３を覆うように酸化シリコンからな
る絶縁層１７が形成されている。不純物拡散領域１５．
１６のそれぞれには、たとえば、アルミニウムからなる
第２層配線層１８．１９が接続されている。

このようにして構成された積層型半導体装置においては
、第１層ＭＯＳトランジスタおよび第１層配線層８，９
と、第２層ＭＯＳトランジスタとは、第１絶縁体層１０
１と第２絶縁体層１０２とから構成される層間絶縁膜１
０によって電気的に分離されている。この層間絶縁膜１
０が、上層半導体層に形成される第２層ＭＯＳトランジ
スタの素子特性に良好に働く。

半導体層１１は、多結晶シリコンにエネルギ線を照射す
ることにより、たとえば、照射出力１０〜１５Ｗ、ビー
ム径１００μｍ、走査速度２５ｃｍ／ｓｅｃの条件でア
ルゴンイオンレーザ線が照射されることにより、その多
結晶シリコンが溶融・再結晶化されて形成される。この
半導体層１１の形成工程において、半導体層１１に生ず
る残留応力は非常に小さくなり、クラック等の発生は全
くなくなる。その結果、電流駆動能力等の素子時。

性が良好な第２層ＭＯＳトランジスタが上層半導体層１
１に形成され得る。

このことは、以下の理由に起因していると考えられる。

多結晶シリコンが単結晶シリコンへ再結晶化されるとき
、半導体層１１と層間絶縁膜１゜との熱膨張率の差に基
づく応力は、ガラス転移温度が６５０℃と低い第１絶縁
体層１０１によって吸収される。そのため、半導体層１
１に残留される応力は抑制され得る。また、溶融した半
導体層と溶融していない半導体層との間に生ずる横方向
の歪は、第２絶縁体層１０２によって抑制され得るもの
と考えられる。

発明者等は、層間絶縁膜１０、特に第２絶縁体層１０２
の膜厚、第１および第２絶縁体層１０１．１０２の材質
を種々変えたものを作製し、検討を行なったところ、以
下のことが判明した。

まず、第１および第２の絶縁体層１０１．１０゜２の材
質を第１図に示されたものと同じものにし、第２絶縁体
層１０２の膜厚を種々変えたものを作製した。第１絶縁
体層１０１として、ガラス転移温度が６５０℃、膜厚１
００００Ａ（７）ＢＰＳＧ膜を用い、第２絶縁体層１０
２として、ガラス転移温度が１１５０℃のシリコン酸化
膜を用い、０〜１００００Ａの範囲でその膜厚を変化さ
せた。第２絶縁体層１０２の上に厚み０．５μｍの多結
晶シリコンをＣＶＤ法によって堆積した。この多結晶シ
リコンにアルゴンイオンレーザ光を照射出力１０〜１５
Ｗ、ビーム径１００μｍ、走査速度２５ｃｍ／ｓｅｅの
条件で照射した。このようにして、多結晶シリコンを溶
融・再結晶化させた後、温度９００℃において３０分間
アニールした。このアニール処理は、上層半導体層１１
における熱酸化処理、熱拡散処理を擬似化させた熱処理
に相当する。このようにして形成された単結晶シリコン
層の歪（応力）は顕微ラマン分光法によって測定された
。この歪のΔｌ定結果は、第２図に上層半導体層の歪と
して示されている。図において縦軸は、上記のレーザ光
照射によって形成された単結晶シリコン層のラマン分光
法によるラマンピークシフト量と、いわゆる生ウェハの
単結晶シリコンのラマンピークシフト量との差を表わし
たものである。１ｃｍ−’　　（カイザ）は、約２×１
０９ａｙｎｅ／ｃｍ２の応力に相当する。測定精度は、
±０．０５ｃｍ−’である。

第２図を参照して、第２絶縁体層の膜厚が０〜３０００
人の範囲内にある場合、上層半導体層の歪は１．８〜２
．３ｃｍ−’程度の範囲内にあり、ガラス転移温度が１
１５０℃のシリコン酸化膜（膜厚１００００Ａ）のみを
用いた場合の３．ｌＣｍ−’　に比べて、低くなってい
る。しかじから、再結晶化された単結晶シリコン層をさ
らに詳細に観察した結果、第２絶縁体層の膜厚が０人、
５００人、１００ＯＡの場合には、上層半導体層として
の単結晶シリコン層にクラックの発生が認められた。し
たがって、第２絶縁体層の膜厚が２０００人未満のもの
は、上層半導体層にクラックが発生し、１００００人を
越えるものは、上層半導体層の残留応力が大きく、その
結果、上層半導体層に形成された第２層ＭＯＳトランジ
スタの素子特性が悪化した。また、第２絶縁体層の膜厚
が２０００Å以上１００００人（１μｍ）以下のものは
、上層半導体層の残留応力は非常に小さく、第２層ＭＯ
Ｓ）ランジスタの素子特性は良好であった。

第２絶縁体層の膜厚が１μｍを越えたものは、第１絶縁
体層による効果がなく、層間絶縁膜のすべてをガラス転
移温度１１５０℃のシリコン酸化膜から構成したものと
あまり変化がな（、上層半導体層に残留応力が存在する
。また、第２絶縁体層の膜厚が２０００人未満のものは
、第２絶縁体層による効果がなく、層間絶縁膜のすべて
をガラス転移温度６５０℃のＢＰＳＧ膜から構成したも
のとあまり変化がなく、上層半導体層に横方向の歪が発
生し、クラックの発生をもたらす。

また、第１絶縁体層１０１としてガラス転移温度が７５
０℃、膜厚１００００人で、シリコン酸化膜中に７．５
モル％のリンを混入したＰＳＧ膜を用い、第２絶縁体層
１０２としてガラス転移温度が１１５０℃のシリコン酸
化膜を用いて、第２絶縁体層の膜厚を種々変えたものを
作製した。第２絶縁体層の上に上層半導体層として単結
晶シリコン層を形成する方法は、上述の方法と同様であ
る。また、上層半導体層の歪の測定方法も上述の方法と
同様である。上層半導体層の歪と第２絶縁体層の膜厚と
の関係は第３図に示されている。

第３図を参照して、第１絶縁体層としてガラス転移温度
が７５０℃のＰＳＧ膜を用いると、第２絶縁体層の膜厚
がＯ〜３０００Ａの範囲内において、上層半導体層の歪
は２．８〜３．０ｃｍ−’の範囲内にある。これらの歪
は、ガラス転移温度が１１５０℃のシリコン酸化膜（膜
厚１００００人）を単独に用いた場合の歪３．１ｃｍ−
’に比べて、低い値を示す。しかしながら、上層半導体
層として再結晶化された単結晶シリコン層をさらに詳細
に観察すると、第２絶縁体層の膜厚が〇八、５００人、
１０００人の場合、単結晶シリコン層にクラックの発生
が認められた。したがって、第２絶縁体層の膜厚が２０
００人未満のものと１００００人を越えるものは、半導
体層の残留応力が大きいことが理解される。

次に、第１絶縁体層として膜厚１００００人の膜を用い
、第２絶縁体層としてガラス転移温度が１１５０℃、膜
厚が３０００人のシリコン酸化膜を用いて、第１絶縁体
層のガラス転移温度を種々変えたものを作製した。第２
絶縁体層の上には、上述と同様の方法を用いて上層半導
体層としての単結晶シリコン層が形成された。単結晶シ
リコン層の歪の測定は、上述と同様の方法を用いて行な
われた。上層半導体層の歪と第１絶縁体層のガラス転移
温度との関係は、第４図に示されている。

第４図を参照して、第１絶縁体層のガラス転移温度が７
５０℃を越えると、上層半導体層の残留歪が３ｃｍ−’
を越えて大きくなることが理解される。第１絶縁体層の
ガラス転移温度が７５０℃以下の場合、上層半導体層の
残留歪は比較的小さい値を示す。すなわち、第１絶縁体
層のガラス転移温度が７５０℃を越えると、層間絶縁膜
のすべてをガラス転移温度が１１５０℃のシリコン酸化
膜によって構成した場合とあまり変わらなくなるものと
考えられる。

なお、ガラス転移温度を種々変えた絶縁体層を得る方法
は、Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　　Ｗ。

ｒｉｄ、１９８７年９月号、ｐｐ、１５０〜１６４ｒＭ
Ｏ３ＬＳＩにおけるＢＰＳＧリフロー」に示されている
。これによれば、不純物濃度として、リンおよびボロン
の濃度を変化させることにより、ガラス転移温度の異な
る絶縁体層が得られる。

さらに、第１絶縁体層としてガラス転移温度が６５０℃
、膜厚が１００００人のＢＰＳＧ膜を用い、第２絶縁体
層として膜厚３０００人の膜を用いて、第２絶縁体層の
ガラス転移温度を種々変えたものを作製した。第２絶縁
体層の上には、上述と同様の方法を用いて上層半導体層
としての単結晶シリコン層が形成された。単結晶シリコ
ン層の歪の測定は、上述と同様の方法を用いて行なわれ
た。得られた測定結果として、上層半導体層の歪と第２
絶縁体層のガラス転移温度との関係は第５図に示されて
いる。第５図を参照して、上層半導体層の歪は比較的小
さな値を示していることが理解される。しかしながら、
再結晶化された単結晶シリコン層をさらに詳細に観察す
ると、第２絶縁体層のガラス転移温度が７５０℃以下の
場合、単結晶シリコン層にクラックの発生が認められた
。

このことは、半導体層に横方向の歪が発生しているもの
と思われる。すなわち、第２絶縁体層のガラス転移温度
が７５０℃以下のとき、層間絶縁膜のすべてをガラス転
移温度が６５０℃のＢＰＳＧ膜で構成した場合とあまり
変わらなくなるものと考えられる。

次に、第１図に示された積層型半導体装置の製造方法の
一実施例について説明する。第６Ａ図〜第６１図は、積
層型半導体装置の製造方法を工程順に示す部分断面図で
ある。

まず、第６Ａ図を参照して、シリコン基板１の上に、素
子形成領域を囲むように間隔を隔てて分離酸化膜２が形
成される。素子形成領域には、ゲート電極３、ゲート絶
縁膜４および１対のソースまたはドレイン領域としての
不純物拡散領域５．６から構成される第１層ＭＯＳトラ
ンジスタが形成される。ゲート電極３を覆うように酸化
シリコンからなる絶縁層７が形成される。不純物拡散領
域５，６のそれぞれに接続するように、高融点金属シリ
サイドからなる第１層配線層８，９が形成される。

第６Ｂ図を参照して、第１層ＭＯＳトランジスタを覆う
ように、基板１の主面全面上に、ガラス転移温度が６５
０℃、膜厚が１．３〜１．８μｍのＢＰＳＧ膜からなる
第１絶縁体層１０１が形成される。この第１絶縁体層１
０１の上には、ガラス転移温度が１１５０℃、膜厚が２
０００Ａのシリコン酸化膜からなる第２絶縁体層１０２
が、低圧ＣＶＤ法を用いて形成される。

第６Ｃ図を参照して、写真製版、異方性エツチング技術
を用いて、層間絶縁膜１０が選択的に除去される。これ
により、シリコン基板１の主面が露出した開口部２０が
、単結晶化のためのシードとなる位置において形成され
る。この開口部２０の大きさは、シードとして必要な設
計値より０゜４μｍ（−２０００人×２）大きくなるよ
うにされる。

その後、第６Ｄ図に示すように、全面上に、膜厚が２０
００Ａ、ガラス転移温度が１１５０℃のシリコン酸化膜
１０２ａ、１０２ｂが、低圧ＣＶＤ法を用いて形成され
る。

第６Ｅ図に示すように、シリコン酸化膜１０２ａ、１０
２ｂに対して膜厚２０００Å分のエツチング、すなわち
、開口部２０におけるシリコン基板１の主面が露出する
まで、異方性エツチングが施される。これにより、第２
絶縁体層１０２上のシリコン酸化膜１０２ａと、開口部
２０におけるシリコン基板１の主面上に形成されたシリ
コン酸化膜が除去される。その結果、開口部２０の側壁
上のみに、ガラス転移温度が１１５０℃のシリコン酸化
膜からなる絶縁体層１０２ｂが形成されることになる。

第６Ｆ図に示すように、開口部２０を充填するように、
層間絶縁膜１０の上に多結晶シリコン層１１０ａがＣＶ
Ｄ法を用いて形成される。

さらに、第６Ｇ図に示すように、この多結晶シリコン層
１１０ａにレーザ光等のエネルギ線が照射されることに
より、多結晶シリコン層１１０ａが溶融し、再結晶化さ
れることにより、単結晶シリコン層１１０ｂに変化させ
られる。このとき；多結晶シリコンの再結晶化は、開口
部２０直下のシリコン基板１と接した部分から起こり始
めるため、単結晶シリコン層１１０ｂの結晶軸はシリコ
ン基板１と同一の結晶軸を有する。このように、多結晶
シリコンから単結晶シリコンに再結晶化する際に、単結
晶シリコンの結晶軸をシリコン基板１の結晶軸と同一の
結晶軸にする方法として、ラテラルシーディングと呼ば
れる方法が用いられる。

その後、第６Ｈ図を参照して、この単結晶シリコン層１
１０ｂが選択的に除去されることにより、島状の単結晶
シリコン層１１０ｃが形成される。

第６１図に示すように、島状の単結晶シリコン層からな
る上層半導体層１１を囲むように、シリコン酸化膜から
なる分離領域１２が形成される。

温度９００℃において１０分間の熱処理が施されること
により、ゲート絶縁膜１４が上層半導体層１１の表面上
に形成される。ゲート絶縁膜１４の上には、ゲート電極
１３が形成される。このゲート電極１３をマスクの一部
として用いて、１対のソースまたはドレイン領域として
の不純物拡散領域１５．１６が形成される。この不純物
拡散領域１５．１６の形成において行なわれる熱拡散処
理として、たとえば、温度９００℃において２０分間の
熱処理が上層半導体層１１に施される。このようにして
、第２層ＭＯＳトランジスタが形成される。ゲート電極
１３を覆うように、シリコン酸化膜からなる絶縁層１７
が形成される。不純物拡散領域１５．１６のそれぞれに
接続するように、たとえば、アルミニウムからなる第２
層配線層１８．１９が形成される。このようにして、第
１図に示された構造の積層型半導体装置が完成する。

上記実施例において示された構造の積層型半導体装置は
、ＣＭＯＳインバータを構成することができる。第７図
は、そのようなＣＭＯＳインバータの等価回路図である
。第８図は、そのようなＣＭＯＳインバータを構成した
場合の平面的な配置を示す平面図である。第１図は、第
８図のＩ−Ｉ線に沿った断面図に対応する。第１図、第
７図および第８図を参照して、第１層ＭＯＳトランジス
タとしてｎチャネル型ＭＯＳトランジスタ、第地層ＭＯ
Ｓトランジスタとしてｎチャネル型ＭＯＳトランジスタ
が形成される。シリコン基板１はｐ型であり、上層半導
体層１１はｎ型単結晶シリコン層である。第１層ＭＯ８
）ランジスタを構成するｎ型不純物拡散領域５，６のそ
れぞれは、第２層ＭＯＳトランジスタを構成するｐ型不
純物拡散領域１５．１６のそれぞれに対応するように重
なって形成されている。第１層ＭＯＳトランジスタのゲ
ート電極３と、第２層ＭＯＳトランジスタのゲート電極
１３も、互いに重なり合うように形成されている。第２
層ＭＯＳトランジスタを構成するｎ型不純物拡散領域１
５．１６のそれぞれは、コンタクト孔３１を介して、Ｖ
ＤＤ線としての第２層配線層１８、Ｖｏｕｔ線としての
第２層配線層１９に接続されている。第２層配線層１９
は、コンタクト孔３２を介して第１層配線層９仲接続さ
れている。第１層配線層８は、コンタクト孔３３を介し
てＶＳＳ線としての第２層配線層１８ａに接続されてい
る。第１層ＭＯ８）ランジスタとしてのｎチャネル型Ｍ
ＯＳトランジスタのゲート電極３と、第２層ＭＯＳトラ
ンジスタとしてのｎチャネル型ＭＯＳトランジスタのゲ
ート電極１３とは、コンタクト孔３４を介してＶ、ｎ線
に接続されている。このようにして、ＣＭＯＳインバー
タが積層型半導体装置によって構成される。

なお、上記実施例においては、層間絶縁膜の第１絶縁体
層１０１をＢＰＳＧ膜で形成した場合について示したが
、ガラス転移温度が７５０℃のＰＳＧ膜を用いてもよい
。また、上記実施例においては、第２絶縁体層１０２を
シリコン酸化膜で形成した場合について示したが、シリ
コン窒化膜を用いてもよい。

また、上記実施例においては、２層構造の積層型半導体
装置の例について説明したが、３層構造以上のものであ
ってもよい。その場合、第２層と第３層との間、第３層
と第４層との間等の層間絶縁膜に５．第１図に示された
第１絶縁体層１０１と第２絶縁体層１０２とからなる層
間絶縁膜を用いても同様の効果を奏する。

［発明の効果］ 以上のように、この発明によれば、第１絶縁体層が、上
層半導体層と層間絶縁膜との熱膨張率の違いによって上
層半導体層に生ずる残留応力を抑制する。また、第２絶
縁体層は上層半導体層に生ずる横方向の残留歪を抑制す
る。したがって、層間絶縁膜の上に形成される上層半導
体層において、歪やクラックの発生が抑制され得る。そ
の結果、上層半導体層に形成される半導体素子の特性が
良好な積層型半導体装置が提供され得る。

【図面の簡単な説明】 第１図は、この発明の積層型半導体装置の一実施例を示
す部分断面図である。 第２図および第３図は、第２絶縁体層の膜厚に対する上
層半導体層の歪の変化を示すグラフである。 第４図は、第１絶縁体層のガラス転移温度に対する上層
半導体層の歪の変化を示すグラフである。 第５図は、第２絶縁体層のガラス転移温度に対する上層
半導体層の歪の変化を示すグラフである。 第６Ａ図、第６Ｂ図、第６Ｃ図、第６Ｄ図、第６Ｅ図、
第６Ｆ図、第６Ｇ図、第６Ｈ図、第６Ｉ図は、この発明
の積層型半導体装置の製造方法の一実施例を工程順に示
す部分断面図である。 第７図は、ＣＭＯＳインバータの等価回路を示す回路図
である。 第８図は、この発明の積層型半導体装置によってＣＭＯ
Ｓインバータを構成した場合の平面的な配置を示す部分
平面図である。 第９図は、従来の積層型半導体装置の要部を示す部分断
面図である。 図において、１はシリコン基板、１０は層間絶縁膜、１
０１は第１絶縁体層、１０２は第２絶縁体層、１１は上
層半導体層、１２は分離領域である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）主表面を有し、その主表面の上に第１の半導体素
   子が形成された第１の半導体層と、前記第１の半導体素
   子の上に形成され、７５０℃以下のガラス転移温度を有
   する第１の絶縁体層と、前記第１の絶縁体層の上に形成
   され、７５０℃を越えるガラス転移温度を有し、２００
   ０Å以上１μｍ以下の膜厚を有する第２の絶縁体層とを
   有する層間絶縁膜と、 前記層間絶縁膜の前記第２の絶縁体層の上にその周囲が
   分離されて島状に形成され、第２の半導体素子が形成さ
   れる主表面を有する第２の半導体層とを備えた積層型半
   導体装置。
2. （２）第１の半導体層の主表面上に第１の半導体素子を
   形成する工程と、 前記第１の半導体素子の上に、７５０℃以下のガラス転
   移温度を有する第１の絶縁体層を形成する工程と、 前記第１の絶縁体層の上に、７５０℃を越えるガラス転
   移温度を有し、２０００Å以上１μｍ以下の膜厚を有す
   る第２の絶縁体層を形成する工程と、 前記第２の絶縁体層の上に、第２の半導体素子が形成さ
   れる主表面を有する第２の半導体層をその周囲が分離さ
   れた島状に形成する工程とを備えた積層型半導体装置の
   製造方法。