DE3936677A1

DE3936677A1 - Geschichtete halbleitervorrichtung und verfahren zu deren herstellung

Info

Publication number: DE3936677A1
Application number: DE3936677A
Authority: DE
Inventors: Kazuyuki Sugahara; Shigeru Kusunoki; Takashi Ipposhi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-11-05
Filing date: 1989-11-03
Publication date: 1990-05-10
Also published as: DE3936677C2; FR2638898A1; FR2638898B1; US5006913A

Description

Die vorliegende Erfindung betrifft eine geschichtete Halbleitervorrichtung und ein Verfahren zu deren Herstellung. Insbesondere betrifft die vorliegende Erfindung eine geschichtete Halbleitervorrichtung, bei der Halbleiterelemente in zwei oder mehreren Halbleiterschichten aufeinander geschichtet bzw. gestapelt sind, wobei jeweils zwischen den Halbleiterelementen isolierende Zwischenschichten vorgesehen sind, sowie auf ein Verfahren zur Herstellung dieser Halbleitervorrichtung.

Fig. 9 zeigt in einer geschnittenen Darstellung einen Hauptbereich einer konventionellen gestapelten Halbleitervorrichtung. Der Aufbau dieser Halbleitervorrichtung wird nachfolgend unter Bezugnahme auf Fig. 9 beschrieben.

Auf einer Hauptfläche eines der Einfachheit halber nachfolgend als Substrat 1 bezeichneten Einkristallsiliziumsubstrats eines ersten Leitungstyps, z. B. des n-Leitungstyps, ist ein oxidischer Isolierfilm 2 aus Siliziumoxid ausgebildet. Der Isolierfilm 2 umgibt dabei einen ein Element bildenden Bereich. Ein als erste Schicht ausgeführter MOS-Transistor ist in diesem Bereich ausgebildet. Diese erste Schicht bzw. dieser MOS-Transistor weist eine Gate-Elektrode 3 auf und auf der Hauptfläche des Substrats 1 beidseitig der Gate-Elektrode 3 ausgebildete, mit Fremdatomen dotierte Bereiche 5, 6 eines zweiten Leitungstyps, z. B. des n-Leitungstyps, auf. Die dotierten Bereiche 5, 6 dienen als Elektronenquelle (Source-Bereich) bzw. Elektronensenke (Drain-Bereich). Die Gate-Elektrode 3 ist aus mit einer hohen Phosphorkonzentration dotiertem polykristallinem Silizium auf dem Substrat 1 ausgebildet, wobei zwischen der Gate-Elektrode 3 und dem Substrat 1 eine Gate-Sperrschicht 4 ausgebildet ist. Eine Isolierschicht 7 aus einem Siliziumoxidfilm umgibt die Gate-Elektrode 3. Erste Verbindungsschichten 8, 9 sind aus einer temperaturbeständigen Siliziummetallverbindung, z. B. Wolframsilizium, Molybdänsilizium oder dgl., ausgebildet. Diese Verbindungsschichten 8, 9 sind mit den Fremdatomen dotierten und als Elektronenquelle und Elektronensenke dienenden Bereichen 5, 6 verbunden.

Über der ersten Schicht bzw. über dem ersten MOS-Transistor ist eine isolierende Zwischenschicht 10 ausgebildet. Die Zwischenschicht 10 besteht aus einem Siliziumoxidfilm und ist durch chemisches Dampfbeschichten (CVD=chemical vapor deposition) auf den ersten Verbindungsschichten 8, 9 und auf der Isolierschicht 7 ausgebildet. Die isolierende Zwischenschicht 10 hat eine Dicke von etwa 1,5 bis 2 µm. Auf der isolierenden Zwischenschicht 10 ist eine Halbleiterschicht 11 eines ersten Leitungstyps ausgebildet. Die Halbleiterschicht 11 besteht aus einkristallinem Silizium, welches von Isolierbereichen 12 aus einem Siliziumoxidfilm umgeben ist, so daß es als "Insel" ausgebildet ist. Die obere Halbleiterschicht 11 weist eine nahezu rechteckige, ebene Projektionsfläche auf. In der zweiten Halbleiterschicht 11 ist ein zweiter als Schicht ausgebildeter MOS- Transistor vorgesehen. Die zweite Schicht bzw. der zweite MOS- Transistor weist eine Gate-Elektrode 13 und mit Fremdatomen dotierte Bereiche 15, 16 des zweiten Leitungstyps auf, wobei die dotierten Bereiche 15, 16 beidseitig der Gate-Elektrode 13 ausgebildet sind und als Elektronenquelle bzw. als Elektrosenke dienen. Die Gate-Elektrode 13 besteht aus polykristallinem Silizium, welches mit einer hohen Konzentration an Phosphor dotiert ist, und ist auf der Oberfläche der oberen Halbleiterschicht 11 ausgebildet. Zwischen der Halbleiterschicht 11 und der Gate-Elektrode 13 ist eine Gate-Sperrschicht 14 angeordnet. Eine aus einem Siliziumoxidfilm gebildete Isolierschicht 17 bedeckt die Gate-Elektrode 13. Zweite Verbindungsschichten 18, 19 sind mit den mit Fremdatomen dotierten und als Elektronenquelle bzw. Elektronensenke dienenden Bereichen 15, 16 verbunden. Die zweiten Verbindungsschichten 18, 19 bestehen beispielsweise aus Aluminium.

Bei der zuvor beschriebenen geschichteten Halbleitervorrichtung sind die erste MOS-Transistor-Schicht und die ersten Verbindungsschichten 8, 9 von der zweiten MOS-Transistor-Schicht durch die aus einem Siliziumoxidfilm mit einer Dicke von 1,5 bis 2,0 µm gebildete isolierende Zwischenschicht 10 voneinander getrennt. Die isolierende Zwischenschicht 10 kann anstelle aus einem Siliziumoxidfilm auch aus einem mit Bor und Phosphor dotierten Siliziumoxidfilm (nachfolgend als BPSG-Film bezeichnet, =Bor-Phosphat-Silizium-Glas-Film) oder aus einem mit Phosphor dotierten Siliziumoxidfilm (nachfolgende als PSG-Film bezeichnet, =Phosphor-Silizium-Glas-Film) hergestellt sein.

Aus den Berichten der Frühjahrskonferenz der Japanischen Gesellschaft für Angewandte Physik, 1984, "Experimental Manufacture of Three Dimensional CMOSIC Having SOI Double Layer Structure by Laser Irradiation" und aus der japanischen Offenlegungsschrift Nr. 58-7861 sind Beispiele konventioneller geschichteter Halbleitervorrichtungen mit einem BPSG-Film oder einem PSG-Film als isolierende Zwischenschicht bekannt. Aus der erstgenannten Veröffentlichung ist eine isolierende Zwischenschicht mit einer Doppelschichtstruktur aus einem Si₃N₄-Film und einem PSG-Film bekannt. In der letztgenannten Veröffentlichung ist eine dreischichtige isolierende Zwischenschicht offenbart, die als Schichten einen Siliziumoxidfilm, einen PSG- Film und einen Siliziumoxidfilm oder einen Siliziumnitridfilm aufweist. Der Siliziumoxidfilm oder der Siliziumnitridfilm weist eine geringe Konzentration an eindiffundierten Fremdatomen auf.

Bei der in Fig. 9 gezeigten geschichteten Halbleitervorrichtung dient die inselartig ausgebildete Halbleiterschicht 11 als Trägerwerkstoff bzw. als Substrat für die zweite MOS-Transistor- Schicht. Die Halbleiterschicht 11 ist durch Schmelzen und Rekristallisieren der auf der isolierenden Zwischenschicht 10 ausgebildeten polykristallinen Siliziumschicht durch Strahlungsenergie, z. B. mittels eines auf die polykristalline Siliziumschicht gerichteten Laserstrahls, entstanden. Genauer gesagt ist die Halbleiterschicht 11 einmal auf 1420°C, der Schmelztemperatur des Siliziums, erhitzt worden. Danach wurde die Halbleiterschicht 11 auf Raumtemperatur abgekühlt. Der Einfrierpunkt des inzwischen durch die CVD-Methode gebildeten, als isolierende Zwischenschicht 10 dienenden Siliziumoxids liegt bei 1150°C. Sobald die Halbleiterschicht 11 geschmolzen ist, wird daher die die Halbleiterschicht 11 kontaktierende Zwischensschicht 10 viskos. Der Einfrierpunkt repräsentiert eine Temperatur, bei der der Viskositätskoeffizient eines Materials 10¹² Poise (g/cm²×sec) beträgt.

Der thermische Ausdehnungskoeffizient des Siliziums beträgt 5×10⁻⁶/°C, während der thermische Ausdehnungskoeffizient des Siliziumoxids 5×10⁻⁷/°C beträgt. Die Differenz zwischen den beiden Ausdehnungskoeffizienten liegt bei einer Zehnerpotenz. Aufgrund dieser Differenz zwischen den thermischen Ausdehnungskoeffizienten verbleibt in der Halbleiterschicht 11 im Verlauf des Schmelzens, der Rekristallisation und des Abkühlens auf Raumtemperatur eine Zugspannung von ungefähr 10⁹ dyne/cm². Die verbleibende Zugspannung verursacht Verzerrungen bzw. Deformationen der Halbleiterschicht 11. Folglich sind die Eigenschaften der Vorrichtung, z. B. die Stromübertragbarkeit bzw. die Strombelastbarkeit der in der deformierten Halbleiterschicht 11 ausgebildeten zweiten MOS-Transistor-Schicht, verschlechtert. Der Grund dafür liegt möglicherweise in der Verringerung der Elektronenbeweglichkeit aufgrund der verbliebenen Zugspannungen in dem Material.

Nachfolgen wird beschrieben, wie die in Rede stehenden Zugspannungen in der Halbleiterschicht 11 verbleiben. Auf dem als isolierende Zwischenschicht 10 dienenden Siliziumoxidfilm wird eine polykristalline Siliziumschicht ausgebildet. Durch energiereiches Bestrahlen, z. B. mittels eines auf die polykristalline Siliziumschicht geschmolzen und rekristallisiert. Dabei wird die polykristalline Siliziumschicht auf 1420°C, die Schmelztemperatur des Siliziums, erhitzt. Danach wird der durch Rekristallisation gebildete Siliziumeinkristall auf Raumtemperatur abgekühlt. Im Verlaufe des Abkühlens befindet sich die unterhalb der Halbleiterschicht 11 angeordnete isolierende Zwischenschicht 10 ebenfalls im geschmolzenen Zustand, bis die Temperatur unter 1150°C, Einfrierpunkt des Siliziumoxids, fällt. Folglich zieht sich die Halbleiterschicht 11 ohne Behinderung durch die isolierende Zwischenschicht 10 zusammen. Wenn jedoch die Temperatur unter 1150°C bis auf Raumtemperatur fällt, befindet sich die isolierende Zwischenschicht 10 im festen Aggregatzustand, so daß ein weiteres Zusammenziehen bzw. Schrumpfen der Halbleiterschicht 11 durch die Isolierende Zwischenschicht 10 behindert ist. Genauer gesagt wird die auf Zimmertemperatur abgekühlte Halbleiterschicht 11 durch die isolierende Zwischenschicht 10 gedehnt. Folglich verbleiben in der Halbleiterschicht 11 Zugspannungen.

Die vorangegangene Beschreibung bezog sich auf zweischichtige MOS-Transistoren. Wenn drei oder mehrere MOS-Transistoren ausgebildet werden, wird die direkt unter der Halbleiterschicht des obersten MOS-Transistors liegende isolierende Zwischenschicht dick. Beispielsweise kann die direkt unter dem MOS-Transistor der dritten Schicht liegende isolierenden Zwischenschicht doppelt so dick sein wie die unter der Halbleiterschicht des MOS-Transistors der zweiten Schicht liegende Zwischenschicht. Folglich wird hier das zuvor erörterte Problem der Verwerfung bzw. Deformation in der oberen Halbleiterschicht ernster. Sobald die auftretende Spannung größer als 10¹⁰ dyne/cm² wird - dies ist die Fließ- bzw. Streckgrenze des Siliziums, kann möglicherweise in der oberen Halbleiterschicht Rißbildung auftreten.

Wenn als isolierende Zwischenschicht 10 anstelle des Siliziumoxidfilms ein BPSG-Film verwendet wird, läßt sich die in der oberen Halbleiterschicht gebildete Verwerfung bzw. Deformation auf ¹/₃ bis ²/₃ der im Falle einer als Siliziumoxidfilm ausgebildeten Zwischenschicht verringern. Der Grund dafür liegt möglicherweise in der Tatsache, daß der Einfrierpunkt des BPSG- Films bei 650°C, d. h. unterhalb des Einfrierpunkts des Siliziumoxidfilms, liegt. Genauer gesagt wird die isolierende Zwischenschicht 10 bei Verwendung eines Siliziumoxidfilsm während des Abkühlens der oberen Halbleiterschicht 11 bei 1150°C fest. Wenn der BPSG-Film als isolierende Zwischenschicht verwendet wird, wird dieser erst bei einer niedrigeren Temperatur, nämlich bei 650°C, fest. Dadurch werden die Verzerrungen bzw. Deformationen in der oberen Halbleiterschicht 11 verringert.

Bei dieser Art von geschichteten Halbleitervorrichtungen beträgt jedoch die Breite der durch Strahlungsenergie geschmolzenen Zone lediglich 0,1 bis 1 mm. Die Breite dieser Zone ist im Vergleich zur Größe des gesamten Halbleitersubstrats (10,16 cm Substrat hat einen Durchmesser von 100 mm, 15,24 cm Substrat hat einen Durchmesser von 150 mm) sehr klein. Daher wird zwischen dem geschmolzenen Bereich und dem nicht geschmolzenen Bereich der Halbleiterschicht aufgrund der auftretenden Temperaturunterschiede eine innere Spannung bzw. Verwerfung oder Deformationen verursacht. Folglich verbleibt in der Halbleiterschicht 11 eine laterale ebene Verwerfung. Die Verwerfung der geschmolzenen Halbleiterschicht wird durch den BPSG-Film verringert, dessen Viskositätskoeffizient erniedrigt ist. Der Viskositätskoeffizient des unterhalb der Halbleiterschicht liegenden BPSG-Films ist jedoch dann zur Elimination der Verwerfung an der Grenzfläche zwischen den geschmolzenen und nicht geschmolzenen Bereichen nicht hinreichend verringert, wenn dieser Film nicht geschmolzen ist. Daher sind die Eigenschaften der zweiten MOS-Transistor-Schicht auch dann verschlechtert, wenn als isolierende Zwischenschicht 10 ein BPSG-Film verwendet wird.

In den zuvor erwähnten Veröffentlichungen ist jeweils eine isolierende Zwischenschicht mit jeweils zwei Schichten aus unterschiedlichem Material offenbart. Diese Veröffentlichungen enthalten keine Betrachtungen hinsichtlich des Verhältnisses von Halbleiterschicht zu isolierender Zwischenschicht betreffend die Verwerfungen oder Risse, die in der Halbleiterschicht im Verlaufe des Schmelzens und Rekristallisierens der auf der isolierenden Zwischenschicht ausgebildeten Halbleiterschicht auftreten.

Der vorliegenden Erfindung liegt nun die Aufgabe zugrunde, eine geschichtete Halbleitervorrichtung anzugeben, in der die in einer auf einer isolierenden Zwischenschicht ausgebildeten zweiten Halbleiterschicht auftretenden Verwerfungen unterdrückt werden. Desweiteren sollen die in der zweiten Halbleiterschicht durch eine Differenz der thermischen Ausdehnungskoeffizienten der isolierenden Zwischenschicht und der zweiten Halbleiterschicht entstandenen und in der Halbleiterschicht verbliebenen Spannungen unterdrückt werden. Insbesondere laterale Verwerfungen in der auf der isolierenden Zwischenschicht ausgebildeten zweiten Halbleiterschicht sollen unterdrückt werden. Schließlich sollen die Eigenschaften der Halbleitervorrichtung insgesamt verbessert sein. Desweiteren soll ein Verfahren zur Herstellung einer geschichteten Halbleitervorrichtung mit den zuvor genannten Eigenschaften angegeben werden.

Die zuvor aufgezeigte Aufgabe ist durch eine geschichtete Halbleitervorrichtung mit den Merkmalen des Patentanspruchs 1 gelöst. Dabei handelt es sich um eine geschichtete Halbleitervorrichtung mit einer ersten Halbleiterschicht, einer isolierenden Zwischenschicht und einer zweiten Halbleiterschicht. Auf der Hauptfläche der ersten Halbleiterschicht ist ein erstes Halbleiterelement ausgebildet. Die isolierende Zwischenschicht weist eine auf der ersten Halbleiterschicht ausgebildete erste Isolierschicht mit einem Einfrierpunkt bei einer Temperatur von maximal 750°C und eine auf der ersten Isolierschicht ausgebildete zweite Isolierschicht mit einem Einfrierpunkt bei einer Temperatur von mehr als 750°C und einer Dicke von mindestens 2000 Å und höchstens 1 µm auf. Die zweite Halbleiterschicht ist auf der zweiten Isolierschicht der isolierenden Zwischenschicht als Insel mit isolierten Randbereichen ausgebildet. Die zweite Halbleiterschicht hat eine Hauptfläche, auf der ein zweites Halbleiterelement ausgebildet ist.

Die zuvor aufgezeigte Aufgabe ist auch durch ein Verfahren mit den Merkmalen des Patentanspruchs 5 gelöst. Dabei handelt es sich um ein Verfahren zur Herstellung einer geschichteten Halbleitervorrichtung mit folgenden Verfahrensschritten: Ein erstes Halbleiterelement wird auf einer Hauptfläche einer ersten Halbleiterschicht ausgebildet. Anschließend wird eine erste Isolierschicht auf dem ersten Halbleiterelement mit einem Einfrierpunkt von maximal 750°C gebildet. Danach wird auf der ersten Isolierschicht eine zweite Isolierschicht mit einem Einfrierpunkt von mehr als 750°C und einer Dicke von mindestens 2000 Å und höchstens 1 µm ausgebildet. Im nächsten Schritt wird auf der zweiten Isolierschicht eine zweite Halbleiterschicht mit Inselstruktur aufweisenden isolierten Randbereichen gebildet, wobei auf der Hauptfläche der zweiten Halbleiterschicht ein zweites Halbleiterelement ausgebildet wird.

In vorteilhafter Weise weist die erste Isolierschicht eine mit Bor oder Phosphor dotierte dünne Siliziumoxidschicht auf. Die zweite Isolierschicht weist eine dünne Siliziumoxidschicht auf.

Bei den beiden Halbleiterelementen handelt es sich in vorteilhafter Weise um Feldeffekttransistoren.

Bei dem erfindungsgemäßen Verfahren umfaßt die Ausbildung der zweiten Halbleiterschicht in besonders vorteilhafter Weise folgende Schritte: Es wird eine Öffnung ausgebildet, wobei die erste Isolierschicht und die zweite Isolierschicht Seitenflächen und ein Teil der Hauptfläche der ersten Halbleiterschicht eine Bodenfläche der Öffnung bilden. Anschließend wird eine dritte Isolierschicht auf den Seitenflächen der Öffnung mit einem Einfrierpunkt von mehr als 750°C und einer Dicke von mindestens 2000 Å und höchstens 1 µm ausgebildet. Danach wird auf der zweiten Isolierschicht und der dritten Isolierschicht eine Einkristallsiliziumschicht ausgebildet, die die Öffnung auffüllt. Schließlich wird die Einkristallsiliziumschicht zum Erhalt einer Inselstruktur durch selektives Entfernen der Einkristallsiliziumschicht ausgebildet.

Die unterhalb der oberen Halbleiterschicht ausgebildete isolierende Zwischenschicht weist zwei Isolierschichten auf. Die erste Isolierschicht unterdrückt die durch unterschiedliche thermische Ausdehnungskoeffizienten der oberen Halbleiterschicht und der isolierenden Zwischenschicht in der oberen Halbleiterschicht entstandenen Spannungen. Die zweite Isolierschicht unterdrückt die in der oberen Halbleiterschicht entstandenen lateralen Verwerfungen.

Es gibt nun verschiedene Möglichkeiten, die Lehre der vorliegenden Erfindung in vorteilhafter Weise auszugestalten und weiterzubilden. Dazu ist einerseits auf die nachgeordneten Ansprüche, andererseits auf die nachfolgende Erläuterung eines Ausführungsbeispiels der Erfindung anhand der Zeichnung zu verweisen. In Verbindung mit der Erläuterung des bevorzugten Ausführungsbeispiels der Erfindung anhand der Zeichnung werden auch im allgemeinen bevorzugte Ausgestaltungen und Weiterbildungen der Lehre erläutert. In der Zeichnung zeigt

Fig. 1 in einer geschnittenen Darstellung, teilweise, ein Ausführungsbeispiel einer erfindungsgemäßen geschichteten Halbleitervorrichtung,

Fig. 2, 3 in Diagrammen die Änderungen der Verwerfungen in der oberen Halbleiterschicht in Abhängigkeit von der Dicke der zweiten Isolierschicht,

Fig. 4 in einem Diagramm eine Änderung der Verwerfung in der oberen Halbleiterschicht in Abhängigkeit von dem Einfrierpunkt der ersten Isolierschicht,

Fig. 5 in einem Diagramm eine Änderung der Verwerfung in der oberen Halbleiterschicht in Abhängigkeit von dem Einfrierpunkt der zweiten Isolierschicht,

Fig. 6A bis 6I in geschnittenen Darstellungen, teilweise, Verfahrensschritte eines erfindungsgemäßen Verfahrens zur Herstellung einer geschichteten Halbleitervorrichtung,

Fig. 7 in einem Schaltdiagramm ein Ersatzschaltbild eines CMOS-Inverters,

Fig. 8 in einer Draufsicht, teilweise, ein Layoutdiagramm eines durch die erfindungsgemäße geschichtete Halbleitervorrichtung aufgebauten CMOS-Inverters und

Fig. 9 in einer geschnittenen Darstellung, teilweise, eine konventionelle geschichtete Halbleitervorrichtung.

Fig. 1 zeigt ein Ausführungsbeispiel einer erfindungsgemäßen geschichteten Halbleitervorrichtung. Der Aufbau dieser Halbleitervorrichtung wird nachfolgend unter Bezugnahme auf Fig. 1 beschrieben.

Auf einer Hauptfläche eines Siliziumsubstrats 1 eines ersten Leitungstyps ist ein oxidischer Isolierfilm 2 aus Siliziumoxid ausgebildet. Der Isolierfilm 2 umgibt ein einen Bereich bildendes Element. In dem das Element bildenden Bereich ist eine erste MOS-Transistor-Schicht ausgebildet. Die erste MOS-Transistor- Schicht weist eine Gate-Elektrode 3 und mit Fremdatomen dotierte Bereiche 5, 6 eines zweiten Leitungstyps auf. Die Bereiche 5, 6 dienen als Elektronenquelle bzw. Elektronensenke. Die Gate-Elektrode 3 ist auf dem Substrat 1 ausgebildet, wobei zwischen dem Substrat 1 und der Gate-Elektrode 3 eine Gate- Sperrschicht 4 vorgesehen ist. Zum Abdecken der Gate-Elektrode 3 ist eine Isolierschicht 7 vorgesehen. Erste Verbindungschichten 8, 9 sind zum Anschluß an die mit Fremdatomen dotierten Bereich 5, 6 vorgesehen. Die Verbindungsschichten 8, 9 sind aus temperaturbeständigem Metall hergestellt. Auf der ersten MOS-Transistor-Schicht ist eine isolierende Zwischenschicht 10 gemäß voranstehender Beschreibung ausgebildet. Die isolierende Zwischenschicht 10 weist eine erste Isolierschicht 101 und eine zweite Isolierschicht 102 auf. Die erste Isolierschicht 101 besteht aus einem Siliziumoxidfilm und ist mit Phosphor und Bor dotiert (BPSG). Der Einfrierpunkt der ersten Isolierschicht 101 liegt bei 650°C. Der BPSG-Film ist ein Siliziumoxidfilm mit 7,5 mol% Phosphor und 10 mol% Bor in der Form von B₂O₃. Der BPSG-Film wurde mit der üblichen Druck-CVD- Methode erzeugt. Die erste Isolierschicht 101 weist eine Dicke von 1,3 bis 1,8 µm auf. Die zweite Isolierschicht 102 ist auf der ersten Isolierschicht 101 ausgebildet. Die zweite Isolierschicht 102 ist ein nach der Niederdruck-CVD-Methode hergestellter Siliziumoxidfilm, dessen Einfrierpunkt bei 1150°C liegt. Die zweite Isolierschicht weist eine Dicke von 2000 Å auf.

Auf der in zuvor beschriebener Weise aufgebauten isolierenden Zwischenschicht 10 ist eine obere Halbleiterschicht 11 des zweiten Leitungstyps ausgebildet. Die Halbleiterschicht 11 besteht aus einem Siliziumeinkristall und ist als "Insel" ausgebildet, die durch den aus Siliziumoxid gebildeten Isolierbereich 12 umgeben ist. Auf einer Hauptfläche der oberen Halbleiterschicht 11 ist eine zweite MOS-Transistor-Schicht ausgebildet. Die zweite MOS-Transistor-Schicht weist eine Gate-Elektrode 13 und mit Fremdatomen dotierte Bereiche 15, 16 des ersten Leitungstyps auf. Die beiden Bereiche 15, 16 dienen als Elektronenquelle bzw. als Elektronensenke. Die Gate-Elektrode 13 ist auf der oberen Halbleiterschicht 11 ausgebildet, wobei zwischen der Halbleiterschicht 11 und der Gate-Elektrode 13 eine Gate-Sperrschicht 14 angeordnet ist. Die Gate-Elektrode 13 ist von einer Isolierschicht 17 aus Siliziumoxid bedeckt. Zweite Verbindungsschichten 18, 19 sind beispielsweise aus Aluminium geformt und mit den mit Fremdatomen dotierten Bereichen 15, 16 verbunden.

Bei der geschichteten Halbleitervorrichtung gemäß voranstehender Beschreibung sind die erste MOS-Transistor-Schicht und die ersten Verbindungsschichten 8, 9 von der zweiten MOS-Transistor- Schicht mittels der isolierenden Zwischenschicht 10 elektrisch isoliert, was einen Beitrag bzgl. guter Eigenschaften der auf der oberen Halbleiterschicht ausgebildeten zweiten MOS- Transistor-Schicht liefert.

Die Halbleiterschicht 11 wird durch energiereiches Bestrahlen polykristallinen Siliziums, beispielsweise mittels eines Lasers unter Argonatmosphäre mit einer Bestrahlungsleistung von 10 bis 15 W, einem Strahldurchmesser von 100 µm und einer Abtastgeschwindigkeit von 25 cm/sec, beaufschlagt, so daß das polykristalline Silizium schmilzt und rekristallisiert. Während der Ausbildung der Halbleiterschicht 11 läßt sich die in der Halbleiterschicht verbleibende Spannung wesentlich verringern und die Bildung von Rissen oder dgl. kann verhindert werden. Folglich läßt sich die zweite MOS-Transistor-Schicht auf der oberen Halbleiterschicht 11 derart erzeugen, daß diese beste Eigenschaften, z. B. eine hohe Strombelastbarkeit, aufweist.

Die nachfolgenden Aspekte sind Grund für die zuvor genannten Vorteile. Wenn das polykristalline Silizium zu einkristallinem Silizium rekristallisiert, wird die aus dem Unterschied der thermischen Ausdehnungskoeffizienten der Halbleiterschicht 11 und der isolierenden Zwischenschicht 10 fließende Spannung durch die erste Isolierschicht 101 absorbiert. Die erste Isolierschicht 101 weist einen Einfrierpunkt von 650°C auf. Folglich kann die in der Halbleiterschicht 11 verbleibende Spannung unterdrückt werden. Die zwischen dem geschmolzenen Teil der Halbleiterschicht 11 und dem nicht geschmolzenen Teil der Halbleiterschicht 11 entstandene laterale Verwerfung kann durch die zweite Isolierschicht 102 unterdrückt werden.

Zur Untersuchung der in Rede stehenden Halbleitervorrichtungen haben die Erfinder der vorliegenden Erfindung bei experimentell hergestellten Halbleitervorrichtungen die Dicke der isolierenden Zwischenschicht 10, insbesondere der zweiten Isolierschicht 102, und die Materialien der beiden Isolierschicht 101, 102 unterschiedlich verändert. Die Ergebnisse der Versuche sind nachfolgend beschrieben.

Zuerst wurden Halbleitervorrichtungen hergestellt, bei denen die beiden Isolierschichten 101, 102 denen aus Fig. 1 entsprechen. Die Dicke der zweiten Isolierschicht 102 wurde verändert. Als erste Isolierschicht 101 ist ein BPSG-Film mit einer Dicke von 10 000 Å und einem Einfrierpunkt von 650°C verwendet worden. Als zweite Isolierschicht diente ein Siliziumoxidfilm mit einem Einfrierpunkt von 1150°C, wobei die Dicke der zweiten Isolierschicht 102 im Bereich zwischen 0 und 10 000 Å variiert wurde. Auf die zweite Isolierschicht 102 ist polykristallines Silizium mit einer Dicke von 0,5 µm mittels der CVD-Methode aufgebracht worden. Das polykristalline Silizium wurde durch einen unter Argonatmosphäre arbeitenden Ionenlaser mit einer Strahlungsleistung von 10 bis 15 W, einem Strahlendurchmesse von 100 µm und einer Abtastgeschwindigkeit von 25 cm/sec bestrahlt. Auf diese Weise wurde das polykristalline Silizium geschmolzen und rekristallisiert. Anschließend wurde für 30 Minuten bei 900°C getempert. Das Tempern ist ein thermischer Prozeß, der entsprechend der thermischen Oxidation und der thermischen Diffusion der ersten Halbleiterschicht 11 erfolgt. Die Verwerfung (Spannung) der auf diese Weise gebildeten einkristallinen Siliziumschicht wird durch mikroskopische Raman-Spektroskopie ermittelt. Fig. 2 zeigt das Ergebnis dieser Messung, d. h. die gemessene bzw. ermittelte Verwerfung in der oberen Halbleiterschicht 11. Die Ordinate repräsentiert eine Differenz zwischen der Verschiebung des mittels Raman-Spektroskopie ermittelten Raman-Peaks der durch die zuvor erörterte Bestrahlung gebildeten einkristallinen Siliziumschicht und der Verschiebung des Raman-Peaks des einkristallinen Siliziums einer gewachsenen Siliziumscheibe. 1 cm⁻¹ (Kayser) entspricht einer Spannung von etwa 2×10⁹ dyne/cm². Die Meßgenauigkeit beträgt ±0,05 cm⁻¹.

Wenn gemäß der Darstellung in Fig. 2 die Dicke der zweiten Isolierschicht im Bereich zwischen 0 und 3000 Å liegt, liegt die Verwerfung der oberen Halbleiterschicht im Bereich zwischen 1,8 und 2,3 cm⁻¹. Diese Werte sind niedriger als 3,1 cm⁻¹, was sich bei Verwendung lediglich der Siliziumoxidschicht mit einer Dicke von 10 000 Å und einem Einfrierpunkt von 1150°C ergibt. Bei einer weiteren Untersuchung der rekristallisierten einkristallinen Siliziumschicht wurden in der als obere Halbleiterschicht dienenden einkristallinen Siliziumschicht dann Risse festgestellt, wenn die Dicke der zweiten Isolierschicht 0 Å, 500 Å oder 1000 Å betrug. Bei einer Dicke der zweiten Isolierschicht unter 2000 Å entstanden Risse in der oberen Halbleiterschicht. Wenn dagegen die Dicke der zweiten Isolierschicht 10 000 Å überstieg, verblieb in der oberen Halbleiterschicht viel Spannung, wodurch sich die Eigenschaften der auf der zweiten Halbleiterschicht ausgebildeten zweiten MOS-Transistor- Schicht verschlechterten. Sobald die Dicke der zweiten Isolierschicht im Bereich zwischen 2000 Å und 10 000 Å (1 µm) lag, war die in der oberen Halbleiterschicht verbleibende Spannung sehr gering und die Eigenschaften der zweiten MOS-Transistor-Schicht waren am besten. Wenn die Dicke der zweiten Isolierschicht 1 µm überschreitet, wirkt sich die erste Isolierschicht nicht mehr aus und das Ergebnis ist nahezu das gleiche, als wenn die isolierende Zwischenschicht ausschließlich aus einem Siliziumoxidfilm mit einem Einfrierpunkt von 1150°C besteht. Zusätzlich verbleibt in der oberen Halbleiterschicht eine Spannung. Wenn die Dicke der zweiten Isolierschicht geringer als 2000 Å ist, dann wirkt sich die zweite Isolierschicht ebenfalls nicht aus und das Ergebnis ist nahezu das gleiche, als wenn die isolierende Zwischenschicht lediglich aus einem BPSG-Film mit einem Einfrierpunkt von 650°C gebildet ist. Zusätzlich ist in der oberen Halbleiterschicht Verwerfung entstanden, die Risse in der oberen Halbleiterschicht verursacht.

Es wurden auch Halbleitervorrichtungen hergestellt, bei denen als erste Isolierschicht 101 ein PSG-Film verwendet wurde, bei dem die Siliziumoxidschicht 7,5 mol% Phosphor, einen Einfrierpunkt von 750°C und eine Dicke von 10 000 Å aufwies. Als zweite Isolierschicht 102 wurde eine Siliziumoxidschicht mit einem Einfrierpunkt von 1150°C und einer veränderlichen Dicke verwendet. Das Verfahren zur Bildung der einkristallinen Siliziumschicht als obere Halbleiterschicht auf der zweiten Isolierschicht ist das gleiche wie bei der zuvor beschriebenen Untersuchung. Die Meßmethode bzgl. der Verwerfung in der oberen Halbleiterschicht ist ebenfalls die gleiche wie zuvor. Fig. 3 zeigt in einem Diagramm das Verhältnis zwischen der Verwerfung in der oberen Halbleiterschicht und der Dicke der zweiten Isolierschicht.

Wenn als erste Isolierschicht ein PSG-Film mit einem Einfrierpunkt von 750°C verwendet wird, beläuft sich die Verwerfung in der oberen Halbleiterschicht im Bereich zwischen 2,8 und 3,0 cm⁻¹, sofern die zweite Isolierschicht eine Dicke im Bereich zwischen 0 und 3000 Å aufweist. Die Verwerfung liegt dabei unter derjenigen Verwerfung, die mit einem Wert von 3,1 cm⁻¹ dann auftritt, wenn die isolierende Schicht lediglich eienn Siliziumoxidfilm mit einer Dicke von 10 000 Å und einem Einfrierpunkt von 1150°C aufweist. Bei einer weiteren Untersuchung der als obere Halbleiterschicht dienenden, rekristallisierten, einkristallinen Siliziumschicht wurden Risse dann festgestellt, wenn die Dicke der zweiten Isolierschicht 0, 500 oder 1000 Å betrug. Die in der Halbleiterschicht verbliebene Spannung hat dann einen hohen Wert, wenn die Dicke der zweiten Isolierschicht unter 2000 Å liegt oder wenn sie dicker als 10 000 Å ist.

Desweiteren wurden Halbleitervorrichtungen hergestellt, bei denen als erste Isolierschicht ein Film mit einer Dicke von 10 000 Å und als zweite Isolierschicht ein Siliziumoxidfilm mit einer Dicke von 3000 Å und einem Einfrierpunkt von 1150°C verwendet wurden. Der Einfrierpunkt der ersten Isolierschicht wurde für die Untersuchungen verändert. Die als obere Halbleiterschicht dienende einkristalline Siliziumschicht wurde auf der zweiten Isolierschicht in der zuvor beschriebenen Weise erzeugt. Die Verwerfung der einkristallinen Siliziumschicht wurde wie bereits zuvor beschrieben gemessen. Das Verhältnis zwischen der Verwerfung in der oberen Halbleiterschicht und dem Einfrierpunkt der ersten Isolierschicht ist in Fig. 4 dargestellt. Nach Fig. 4 wird die verbleibende Verwerfung der oberen Halbleiterschicht größer als 3 cm⁻¹, wenn der Einfrierpunkt der ersten Isolierschicht 750°C überschreitet. Wenn der Einfrierpunkt der ersten Isolierschicht nicht über 750°C liegt, ist die verbleibende Verwerfung der oberen Halbleiterschicht relativ gering. Wenn der Einfrierpunkt der ersten Isolierschicht 750°C überschreitet, dann ist die verbleibende Verwerfung nahezu die gleiche wie in demjenigen Fall, in dem die isolierende Zwischenschicht lediglich aus einem Siliziumoxidfilm mit einem Einfrierpunkt von 1150°C besteht.

Das Verfahren zur Bildung einer Isolierschicht mit unterschiedlichen Einfrierpunkten ist in dem Artikel "BPSG Reflow in MOSLSI", Semiconductor World, September 1987, Seiten 150 bis 164, offenbart. Isolierschicht mit unterschiedlichen Einfrierpunkten können durch Änderung der Phosphor- und Borkonzentration als Dotierungsstoffe erzeugt werden.

Unter Verwendung eines BPSG-Films als erste Isolierschicht mit einer Dicke von 10 000 Å und einem Einfrierpunkt von 650°C und eines Films als zweite Isolierschicht mit einer Dicke von 3000 Å und einem veränderbaren Einfrierpunkt wurden Halbleitervorrichtungen hergestellt. Als obere Halbleiterschicht wurde auf der zweiten Isolierschicht eine einkristalline Siliziumschicht ausgebildet, wie diese bereits zuvor beschrieben worden ist. Die Verwerfung in der einkristallinen Siliziumschicht wurde, wie zuvor beschrieben, gemessen. Das Meßergebnis, d. h. das Verhältnis zwischen der Verwerfung in der oberen Halbleiterschicht und dem Einfrierunkt der zweiten Isolierschicht ist in Fig. 5 dargestellt. Nach Fig. 5 ist die Verwerfung der oberen Halbleiterschicht relativ gering. Bei weiterer Untersuchung der rekristallisierten einkristallinen Siliziumschicht wurde jedoch festgestellt, daß in der einkristallinen Siliziumschicht dann Risse auftreten, wenn der Einfrierpunkt der zweiten Isolierschicht über 750°C liegt. Dies läßt vermuten, daß in der Halbleiterschicht eine laterale Verwerfung entstanden ist. Wenn nämlich der Einfrierpunkt der zweiten Isolierschicht nicht über 750°C liegt, dann sind die Eigenschaften nahezu die gleichen, als wenn die isolierende Zwischenschicht ausschließlich aus einem BPSG-Film mit einem Einfrierpunkt von 650°C gebildet wäre. Nachfolgend wird ein Ausführungsbeispiel eines Verfahrens zur Herstellung der in Fig. 1 gezeigten geschichteten Halbleitervorrichtung beschrieben. Die Fig. 6A bis 6I zeigen in geschnittenen Darstellungen, teilweise, die einzelnen Verfahrensschritte des erfindungsgemäßen Verfahrens zur Herstellung der geschichteten Halbleitervorrichtung.

Nach Fig. 6A sind oxidische Isolierfilme 2 mit Abstand zueinander auf einem Substrat derart ausgebildet, daß sie einen ein Element bildenen Bereich umgeben. In diesem ein Element bildenden Bereich ist eine erste MOS-Transistor-Schicht angeordnet. Die MOS-Transistor-Schicht weist eine Gate-Elektrode 3, eine Gate-Sperrschicht 4 und mit Fremdatomen dotierte Bereich 5, 6 auf. Die mit Fremdatomen dotierten Bereiche 5, 6 dienen als Elektronenquelle bzw. als Elektronensenke. Eine Isolierschicht 7 aus Siliziumoxid bedeckt die Gate-Elektrode 3. Erste Verbindungsschichten 8, 9 aus temperaturbeständigem Silikatmetall sind derart ausgebildet, daß sie mit den mit Fremdatomen dotierten Bereichen 5, 6 verbunden sind.

Fig. 6B zeigt eine aus einem BPSG-Film mit einem Einfrierpunkt von 650°C und einer Dicke von 1,3 bis 1,8 µm gebildete erste Isolierschicht 101, die völlig über der Hauptfläche des Substrats 1 ausgebildet ist und dabei die erste MOS-Transistor- Schicht überdeckt. Eine aus einem Siliziumoxidfilm mit einem Einfrierpunkt von 1150°C und mit einer Dicke von 2000 Å gebildete zweite Isolierschicht 102 ist nach der Niederdruck-CVD-Methode auf der ersten Isolierschicht 101 ausgebildet.

Gemäß Fig. 6C ist die isolierende Zwischenschicht 10 teilweise photolithographisch und durch anisotropes Ätzen entfernt. Dadurch ist eine Öffnung 20 entstanden, durch die hindurch die Hauptfläche des Siliziumsubstrats freiliegt. Dieser Bereich dient zur Bildung eines Kristallisationskeims für Einkristalle. Die Größe der Öffnung 20 ist mit 0,4 µm (=2000 Å×2) größer als es für einen Kristallisationskeim erforderlich wäre.

Fig. 6D zeigt, daß auf der gesamten Oberfläche Siliziumoxidschichten 102 a, 102 b mittels der Niederdruck-CVD-Methode ausgebildet sind. Die Siliziumoxidschichten 102 a, 102 b haben eine Dicke von 2000 Å und einen Einfrierpunkt von 1150°C.

Gemäß der Darstellung in Fig. 6E sind die Siliziumoxidschichten 102 a, 102 b um eine Dicke von 2000 Å anisotrop weggeätzt worden. Dadurch wurde in der Öffnung 20 die Hauptfläche des Siliziumsubstrats wieder freigelegt. Folglich sind die Siliziumoxidschicht 102 a auf der zweiten Isolierschicht 102 und die Siliziumoxidschicht 102 a auf der Hauptfläche des Siliziumsubstrats in der Öffnung 20 entfernt worden. Im Ergebnis ist lediglich an den Seitenwänden der Öffnung 20 eine Isolierschicht 102 b aus einer Siliziumoxidschicht mit einem Einfrierpunkt von 1150°C ausgebildet.

Gemäß Fig. 6F ist zum Auffüllen der Öffnung 20 auf der isolierenden Zwischenschicht 10 eine polykristalline Siliziumschicht 110 a nach dem CVD-Verfahren aufgebracht worden.

Fig. 6G zeigt, daß die polykristalline Siliziumschicht 110 a durch energetisches Bestrahlen, z. B. mittels eines Laserstrahls, geschmolzen wird und zu einer einkristallinen Siliziumschicht 110 b rekristallisiert. Dabei beginnt die Rekristallisation des polykristallinen Siliziums in dem Bereich direkt unterhalb der Öffnung 20, wo ein Kontakt zu dem Substrat 1 besteht, so daß die kristallographische Achse der einkristallinen Siliziumschicht 110 b dieselbe ist wie die kristallographische Achse des Siliziumsubstats 1. Eine solche Methode zur Ausgestaltung der kristallographischen Achse einkristallinen Siliziums wie die kristallographische Achse eines Siliziumsubstrats durch Rekristallisieren polykristallinen Siliziums zu einem einkristallinen Silizium nennt man laterales Kristallkeimen.

In der Darstellung in Fig. 6H ist die polykristalline Siliziumschicht 110 b teilweise entfernt, wodurch eine Siliziumschicht 110 c mit Inselstruktur entstanden ist.

Fig. 6I zeigt schließlich, daß Isolierbereiche 12 aus einem Siliziumoxidfilm ausgebildet sind, die die obere Halbleiterschicht 11 - die polykristalline Siliziumschicht mit Inselstrukturen - umgeben. Bei einer Temperatur von 900°C und für eine Dauer von 10 Minuten wird eine Wärmebehandlung durchgeführt, wobei auf der Oberfläche der oberen Halbleiterschicht eine Gate-Sperrschicht 14 ausgebildet wird. Auf der Gate-Sperrschicht 14 wird eine Gate-Elektrode 13 ausgebildet. Mit Fremdatomen dotierte Bereiche 15, 16 sind unter Nutzung der Gate- Elektrode 13 als Teil einer Maske gebildet und dienen als Elektronenquelle bzw. als Elektronensenke. Der thermische Diffusionsprozeß zum Dotieren der Bereiche 15, 16 wird beispielsweise durch Tempern der oberen Halbleiterschicht 11 bei einer Temperatur in Höhe von 900°C bei einer Dauer von 20 Minuten durchgeführt. Auf diese Weise wird die zweite MOS-Transistor-Schicht gebildet. Zum Abdecken der Gate-Elektrode 13 ist eine Isolierschicht 17 aus einem Siliziumoxidfilm ausgebildet. Die beispielsweise aus Aluminium gebildeten Verbindungsschichten 18, 19 sind so ausgebildet, daß sie mit den mit Fremdatomen dotierten Bereichen 15, 16 verbunden sind. Somit ist die geschichtete Halbleitervorrichtung mit einem Aufbau entsprechend der Darstellung in Fig. 1 geschaffen.

Die geschichtete Halbleitervorrichtung gemäß der vorstehenden Beschreibung kann einen CMOS-Inverter bilden. Fig. 7 zeigt ein Ersatzschaltbild eines solchen CMOS-Inverters. Fig. 8 zeigt ein Layoutdiagramm dieses CMOS-Inverters. Die Darstellung aus Fig. 1 entspricht einem Schnitt entlang der Linie I-I aus Fig. 8. Die Fig. 1, 7 und 8 zeigen gemeinsam, daß als erste MOS-Transistor- Schicht ein n-Kanal MOS-Transistor ausgebildet ist. Als zweite MOS-Transistor-Schicht ist ein p-Kanal MOS-Transistor ausgebildet. Das Siliziumsubstrat 1 ist vom p-Leitungstyp und die obere Halbleiterschicht 11 ist eine einkristalline n-Siliziumschicht. Die mit n-Fremdatomen dotierten Bereiche 5, 6 bilden die erste MOS-Transistor-Schicht und entsprechen den mit p- Fremdatomen dotierten Bereichen 15, 16, die die zweite MOS- Transistor-Schicht bilden. Die Gate-Elektrode 3 der ersten MOS- Transistor-Schicht und die Gate-Elektrode 13 der zweiten MOS- Transistor-Schicht sind derart ausgebildet, daß sie sich gegenseitig überlappen. Die die zweite MOS-Transistor-Schicht bildenden, mit Fremdatomen dotierten Bereiche 15, 16 sind mit der zweiten Verbindungsschicht 18 verbunden, wordurch eine V _DD-Leitung gebildet ist, bzw. mit der zweiten Verbindungsschicht 19 verbunden, wodurch eine V _out-Leitung durch Kontaktöffnung 31 gebildet ist. Die zweite Verbindungsschicht 19 ist durch eine Kontaktöffnung 32 mit der ersten Verbindungsschicht 9 verbunden. Die erste Verbindungsschicht 8 ist mit der zweiten Verbindungsschicht 18 a durch eine Kontaktöffnung 33 verbunden und bildet dabei eine V _SS-Leitung. Die Gate-Elektrode 3 der als n- MOS-Transistor ausgebildeten MOS-Transistor-Schicht und die Gate-Elektrode 13 der als p-MOS-Transistor ausgebildeten zweiten MOS-Transistor-Schicht sind zu einer V _in-Leitung miteinander durch eine Kontaktöffnung 34 verbunden. Auf diese Weise ist aus den erfindungsgemäßen geschichteten Halbleitervorrichtung ein CMOS-Inverter gebildet.

Obwohl die erste Isolierschicht 101 gemäß voranstehender Beschreibung aus einem VPSG-Film gebildet ist, kann diese Isolierschicht 101 ebenso aus einem PSG-Film mit einem Einfrierpunkt von 750°C bestehen. Obwohl die zweite Isolierschicht 102 in dem zuvor beschriebenen Ausführungsbeispiel aus einem Siliziumoxidfilm gebildet ist, kann ebenso ein Siliziumnitridfilm verwendet werden.

Die vorangegangene Beschreibung bezog sich auf eine Halbleitervorrichtung mit einer zweischichtigen Struktur. Ebenso könnte die Halbleitervorrichtung auch drei oder mehrere Schichten aufweisen. In einem solchen Fall tritt derselbe Effekt auf, wenn die isolierende Zwischenschicht mit den Isolierschichten 101, 102 gemäß Fig. 1 als isolierende Zwischenschicht zwischen der zweiten und der dritten, der dritten und der vierten etc. Schicht der Halbleitervorrichtung verwendet wird. Gemäß der vorstehenden Beschreibung unterdrückt bei der erfindungsgemäßen Halbleitervorrichtung die erste Isolierschicht die in der oberen Halbleiterschicht verbleibende Spannung, die aus der Differenz der thermischen Ausdehnungskoeffizienten der oberen Halbleiterschicht und der isolierenden Zwischenschicht resultiert. Die zweite Isolierschicht unterdrückt die in der oberen Halbleiterschicht verbleibende Verwerfung in lateraler Richtung. Folglich können Verwerfungen und Risse in der auf der isolierenden Zwischenschicht ausgebildeten oberen Halbleiterschicht unterdrückt werden. Im Ergebnis zeigt die erfindungsgemäße geschichtete Halbleitervorrichtung, bei der das Halbleiterelement auf der oberen Halbleiterschicht ausgebildet ist, beste Halbleitereigenschaften. Die voranstehende detaillierte Beschreibung eines Ausführungsbeispiels der Erfindung sowie die dazugehörenden Figuren dienen lediglich der Verdeutlichung der erfindungsgemäßen Lehre und schränken diese nicht ein.

Claims

1. Geschichtete Halbleitervorrichtung, gekennzeichnet durch
eine erste Halbleiterschicht (1), auf deren Hauptfläche ein erstes Halbleiterelement ausgebildet ist,
eine isolierende Zwischenschicht (10), die eine auf der ersten Halbleiterschicht (1) ausgebildete erste Isolierschicht (101) mit einem Einfrierpunkt bei einer Temperatur von maximal 750°C und eine auf der ersten Isolierschicht (101) ausgebildete zweite Isolierschicht (102) mit einem Einfrierpunkt bei einer Temperatur von mehr als 750°C und einer Dicke von mindestens 2000 Å und höchstens 1 µm aufweist und
eine auf der zweiten Isolierschicht (102) der isolierenden Zwischenschicht (10) ausgebildete, isolierte Randbereiche zur Bildung einer Inselstruktur aufweisende zweite Halbleiterschicht (11), auf deren Hauptfläche ein zweites Halbleiterelement ausgebildet ist.

2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Isolierschicht (101) eine mit Bor oder Phosphor dotierte dünne Siliziumoxidschicht aufweist und daß die zweite Isolierschicht (102) eine dünne Siliziumoxidschicht aufweist.

3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das erste Halbleiterelement einen mit Fremdatomen dotierte Bereiche (5, 6) eines zweiten Leitungstyps aufweisenden Feldeffekttransistor aufweist, daß die mit Fremdatomen dotierten Bereiche (5, 6) mit Abstand zueinander in der ersten Halbleiterschicht (1) angeordnet sind und dabei einen Kanalbereich bilden, daß der Kanalbereich einen Teil der Hauptfläche der ersten Halbleiterschicht (1) eines ersten Leitungstyps als Kanaloberfläche aufweist, daß auf der Kanaloberfläche eine Gate- Elektrode (3) ausgebildet ist und daß zwischen der Halbleiterschicht (1) und der Gate-Elektrode (3) eine Gate-Sperrschicht (4) vorgesehen ist.

4. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß das zweite Halbleiterelement einen mit Fremdatomen dotierte Bereiche (15, 16) eines ersten Leitungstyps aufweisenden Feldeffekttransistor aufweist, daß die mit Fremdatomen dotierten Bereiche (15, 16) mit Abstand zueinander in der zweiten Halbleiterschicht (11) angeordnet sind und dabei einen Kanalbereich bilden, daß der Kanalbereich einen Teil der Hauptfläche der zweiten Halbleiterschicht (11) eines zweiten Leitungstyps als Kanaloberfläche aufweist, daß auf der Kanaloberfläche eine Gate-Elektrode (13) ausgebildet ist und daß zwischen der Halbleiterschicht (11) und der Gate-Elektrode (13) eine Gate-Sperrschicht (14) vorgesehen ist.

5. Verfahren zur Herstellung einer geschichteten Halbleitervorrichtung, gekennzeichnet durch folgende Verfahrensschritte:
Ausbildung eines ersten Halbleiterelements auf einer Hauptfläche einer ersten Halbleiterschicht (1);
Ausbildung einer ersten Isolierschicht (101) auf dem ersten Halbleiterelement mit einem Einfrierpunkt von maximal 750°C;
Ausbildung einer zweiten Isolierschicht (102) auf der ersten Isolierschicht (101) mit einem Einfrierpunkt von mehr als 750°C und einer Dicke von mindestens 2000 Å und höchstens 1 µm; und
Ausbildung einer zweiten Halbleiterschicht (11) auf der zweiten Isolierschicht (102) mit Inselstruktur aufweisenden isolierten Randbereichen, wobei auf der Hauptfläche der zweiten Halbleiterschicht (11) ein zweites Halbleiterelement ausgebildet ist.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die Ausbildung der zweiten Halbleiterschicht (11) folgende Schritte umfaßt:
Ausbildung einer Öffnung (20), wobei die erste Isolierschicht (101) und die zweite Isolierschicht (102) Seitenflächen und ein Teil der Hauptfläche der ersten Halbleiterschicht (1) eine Bodenfläche bilden;
Ausbildung einer dritten Isolierschicht (102b) auf den Seitenflächen der Öffnung mit einem Einfrierpunkt von mehr als 750°C und einer Dicke von mindestens 2000 Å und höchstens 1 µm;
Ausbildung einer Einkristallsiliziumschicht (110 b) auf der zweiten Isolierschicht (102) und der dritten Isolierschicht (102 b) zum Auffüllen der Öffnung (20); und
Ausbildung der Einkristallsiliziumschicht (110 b) zum Erhalt einer Inselstruktur durch selektives Entfernen der Einkristallsiliziumschicht (110 b).

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Ausbildung der Einkristallsiliziumschicht (110 b) folgende Verfahrensschritte umfaßt:
Ausbildung einer polykristallinen Siliziumschicht (110 a) auf der dritten Isolierschicht (102 b) und
Umwandlung der polykristallinen Siliziumschicht (110 a) in eine Einkristallsiliziumschicht.