FR2638898A1 - Dispositif a semiconducteurs a structure empilee et procede de fabrication - Google Patents
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Abstract
Un dispositif à semiconducteurs comprend un premier élément à semiconducteurs 3, 4, 5, 6 formé sur une surface principale d'une première couche de semiconducteur 1. Une pellicule d'isolation inter-couches 10 est formée sur le premier élément à semiconducteur et comprend une première couche d'isolation 101 consistant en une pellicule BPSG ayant un point de transition vitreuse inférieur ou égal à 750 degre(s)C, et une seconde couche d'isolation 102, consistant en une pellicule d'oxyde de silicium ayant un point de transition vitreuse supérieur à 750 degre(s)C et une épaisseur comprise entre 0,2 et 1 mum. Une seconde couche de semiconducteur 11 contenant un second élément à semiconducteurs, est formée sur la seconde couche d'isolation 102.
Description
DISPOSITIF A SEMICONDUCTEURS A STRUCTURE
EMPILEE ET PROCEDE DE FABRICATION
La présente Invention concerne des dispositifs à semiconducteurs A
structure empilée et un procédé de fabrication de ces dispositifs. L'inven-
tion porte plus particulièrement sur un dispositif à semiconducteurs A struc-
ture empilée dans lequel des éléments semiconducteurs sont formés dans au moins deux couches de semiconducteurs empilées avec des pellicules d'isola- tion inter-couches intercalées entre elles, et elle porte également sur le
procédé de fabrication de ce dispositif.
La figure 9 est une coupe partielle montrant une partie principale d'un
dispositif à semiconducteurs à structure empilée classique. On décrira ci-
après la configuration du dispositif à semiconducteurs A structure empilée
classique en référant à la figure 9.
Une pellicule d'oxyde isolante 2 consistant en oxyde silicium est for-
mée de facon à entourer une région de formation d'élément d'une surface
principale d'un substrat en silicium monocristallin 1 (qu'on appellera ci-
après un substrat), d'un premier type de conductivité, par exemple le type p.
Un transistor MOS de la première couche est formé dans la région de forma-
tion d'élément. Le transistor MOS de la première couche comprend une élec-
trode de grille 3 et des réglons de diffusion d'impuretés 5 et 6, d'un se-
conde type de conductivité, par exemple le type n, qui constituent une paire de région de source/drain formées sur la surface principale du substrat 1,
de part et d'autre de l'électrode de grille 3. L'électrode de grille 3 con-
siste en silicium polycristallin dopé avec une concentration élevée de phos-
phore, sur le substrat 1, avec interposition d'une pellicule d'isolation de grille 4, entre la grille et le substrat. Une couche d'isolation 7 consistant
en une pellicule d'oxyde de silicium est formée de façon à recouvrir l'élec-
trode de grille 3. Des premières couches d'interconnexion 8 et 9 consistant en un siliciure de métal réfractaire, tel que le siliciure de tungstène, le
siliclure de molybdène, etc., sont connectées aux régions de diffusion d'lm-
puretés 5 et 6 qui constituent respectivement les régions de source/drain. Une pellicule d'isolation inter-couches 10 est formée sur le transistor MOS de la première couche. La pellicule d'isolation inter-couches 10 consiste en une pellicule d'oxyde de silicium qui est formée par le procédé de dépôt chimique en phase vapeur (CVD) à basse pression, sur les premières couches
d'interconnexion 8 et 9 et sur la couche d'isolation 7. La pellicule d'isola-
tion inter-couches mesure environ 1,5 à 2 pin d'épaisseur. Sur la pellicule d'isolation inter-couches 10 se trouve une couche de semiconducteur 11l ayant un premier type de conductivité, constituée par du silicium monocristallin, qui consiste en un IlGt entouré par des régions d'isolation 12 constituées
par des pellicules d'oxyde de silicium. La couche de semiconducteur supérieu-
re 11 est formée de façon à avoir une forme plane, approximativement rectan-
gulaire en projection. Un transistor MOS de la seconde couche est formé sur la couche de semiconducteur supérieure Il. Le transistor MOS de la seconde
couche comprend une électrode de grille 13 et des régions de diffusion d'im-
puretés 15 et 16 du second type de conductivité, qui constituent une paire de réglons de source/drain, formées sur la surface principale de la couche de
semiconducteur supérieure 11, de part et d'autre de l'électrode de grille.
L'électrode de grille 13 est constituée par du silicium polycristallin dopé avec une concentration élevée de phosphore, sur la surface de la couche de
semiconducteur supérieure 11, avec une pellicule d'isolation de grille inter-
calée entre la grille et la couche de semiconducteur supérieure. Une couche
d'isolation 17 consistant en une pellicule d'oxyde de silicium recouvre l'élec-
trode de grille 13. Des secondes couches d'interconnexion 18 et 19 sont res-
pectivement connectées aux régions de diffusion d'impuretés 15 et 16 qui
constituent une paire de régions de source/drain. Les secondes couches d'in-
terconnexion 18 et 19 consistent par exemple en aluminium.
Dans le dispositif à semiconducteurs à structure empilée ayant la con-
figuration décrite cl-dessus, le transistor MOS de la première couche et les premières couches d'interconnexion 8 et 9 sont séparés du transistor MOS de la seconde couche par la pellicule d'isolation inter-couches 10, constituée
par une pellicule d'oxyde de silicium ayant une épaisseur de 1,5 à 2,0 Pm.
A la place de la pellicule d'oxyde de silicium, on peut utiliser pour la pel-
licule d'isolation inter-couches une pellicule d'oxyde de silicium dopée avec du bore et du phosphore (ce qu'on apelie ci-après une pellicule de verre boro-phosphosilicaté ou pellicule BPSG), ou une pellicule d'oxyde de sili-
cium dopé avec du phosphore (ce qu'on appelle ci-après une pellicule de ver-
re phosphosilicaté ou pellicule PSG).
Des exemples des dispositifs à semiconducteurs à structure empilée clas-
siques employant la pellicule de BPSG ou la pellicule de PSG pour la pel-
licule d'isolation inter-couches, sont décrits dans le compte-rendu de con-
férence suivant: Spring Conference of the Japan Society of Applied Physics 1984, "Experimental Manufacture of Three Dimensional CMOSIC Having SOI
Double Layer Structure by Laser Irradiation", et dans la publication de bre-
vet du Japon n 58-7861. Le document mentionné en premier décrit une pel-
licule d'isolation inter-couches ayant une structure à deux couches qui com-
prend une pellicule de Si3N4 et une pellicule de PSG. Le document mentionné en second décrit une pellicule d'isolation inter-couches ayant une structure à trois couches qui comprend une pellicule d'oxyde de silicium, la pellicule de PSG et une pellicule d'oxyde de silicium ou une pellicule de nitrure de
silicium. La pellicule d'oxyde de silicium ou la pellicule de nitrure de sili-
cium a une faible concentration en impuretés.
Dans le dispositif à semiconducteurs à structure empilée qui est repré-
senté sur la figure 9, la couche de semiconducteur en forme d'îlot 11, qui fait fonction de substrat pour le transistor MOS de la seconde couche, est
formée par fusion et recristallisatlon de la couche de silicium polycristal-
lin qui est formée sur la pellicule d'isolation inter-couches 10, en procé-
dant par irradiation par un faisceau d'énergie, tel qu'un faisceau laser, de la couche de silicium polycristallin. Ainsi, la couche de semiconducteur 11l
est tout d'abord chauffée à 1420 C, c'est-à-dire le point de fusion du si-
licium, et elle est ensuite refroidie jusqu'à la température ambiante. D'autre part, le point de transition vitreuse de l'oxyde de silicium qui est formé par le procédé CVD et qui constitue la pellicule d'isolation inter-couches 10 est de 1150 C. Par conséquent, lorsque la couche de semiconducteur 11 est fondue, la pellicule d'isolation inter-couches 10 en contact avec la couche
de semiconducteur 11 devient visqueuse. On appelle point de transition vi-
treuse une température à laquelle le coefficient de viscosité d'un matériau
est de 1011 Pa.s.
Le coefficient de dilatation thermique du silicium est de 5 x 1O06/. C, tandis que le coefficient de dilatation thermique de l'oxyde de silicium est de 5 x 10-7/ C. La différence entre ces deux coefficients est d'un ordre de
grandeur. Du fait de la différence entre les coefficients de dilatation ther-
mique, une contrainte de traction d'environ 109 Pa reste présente dans la couche de semiconducteur 11 au cours de la fusion, de la recristallisation et du refroidissement de la couche de semiconducteur 1Il jusqu'à la température ambiante. La contrainte de traction résiduelle crée une déformation de la
couche de semiconducteur 11. Il en résulte que les caractéristiques du dis-
positif, telles que le courant admissible pour le transistor MOS de la se-
conde couche, formé dans la couche de semiconducteur 11 déformée, sont dé-
gradées. Ceci peut avoir pour conséquence une diminution de la mobilité des électrons à cause de l'existence de la contrainte de traction résiduelle dans
le matériau.
On décrira ci-après le processus par lequel la contrainte de traction reste présente dans la couche de semiconducteur 11. On forme une couche de silicium polycristallin sur la pellicule d'oxyde de silicium remplissant la fonction de la pellicule d'isolation Inter-couches 10. En irradiant la couche
de silicium polycristallin avec un faisceau d'énergie, tel qu'un faisceau la-
ser, on fait fondre et on recristallise la couche de silicium polycristallin.
A cette occasion, la couche de silicium polycristallin est chauffée à 1420 C, c'est-à-dire le point de fusion du silicium. Ensuite, on refroidit jusqu'à la température ambiante la couche de semiconducteur 11 qui consiste en silicium
monocristallin. Au cours du refroidissement, la pellicule d'isolation inter-
couches 10 qui se trouve au-dessous de la couche de semiconducteur 11 est également maintenue dans l'état de fusion, jusqu'à ce qu'elle soit refroidie à 1150 C, qui est le point de transition vitreuse de l'oxyde de silicium. Par conséquent, la couche de semiconducteur 1Il se contracte sans restriction due à la pellicule d'isolation inter-couches 10. Cependant, pendant la poursuite
du refroidissement depuis 1150 C Jusqu'à la température ambiante, la pel-
licule d'isolation inter-couches 10 est dans l'état solide, ce qui fait que la contraction de la couche de semiconducteur 11 est restreinte par la pellicule d'isolation inter-couches 10. Plus précisément, la couche de semiconducteur 11 se refroidit à la température ambiante en subissant des contraintes qui sont créées par la pellicule d'isolation inter-couches 10. Il en résulte qu'une
contrainte de traction reste présente dans la couche de semiconducteur Il.
Dans ce qui précède, on a décrit deux couches de transistors MOS.
Lorsqu'on forme trois transistors MOS, ou plus, la pellicule d'isolation inter- couches qui se trouve directement au-desss dela couche de semiconducteur du transistor MOS du niveau supérieur devient épaisse. A titre d'exemple,
l'épaisseur de la pellicule d'isolation inter-couches qui se trouve directe-
ment au-dessous du transistor MOS de la troisième couche peut être égale au double de celle du transistor MOS de la seconde couche. Il en résulte que le problème de déformation décrit ci-dessus devient plus grave dans la couche de semiconducteur supérieure. Lorsque la contrainte est supérieure à 109 Pa, qui
est la contrainte de rupture du silicium, la couche de semiconducteur supé-
rieure est susceptible de se fissurer.
Lorsqu'on utilise une pellicule de BPSG pour la pellicule d'isolation inter-couches 10, au lieu de la pellicule d'oxyde de silicium, la déformation qui est produite dans la couche de semiconducteur supérieure 11 peut être réduit au tiers ou aux deux-tiers, en comparaison avec le cas de la pellicule d'oxyde de silicium. Ceci peut être du au fait que le point de transition vitreuse de la pellicule de BPSG est de 650 C, ce qui est inférieur à la valeur correspondante pour la pellicule d'oxyde de silicium. Plus précisément,
lorsque l'oxyde de silicium est utilisé pour la pellicule d'isolation inter-
couches 10, il devient solide à 1150 C, pendant le refroidissement de la couche de semiconducteur supérieure. D'autre part, lorsque la pellicule de BPSG est utilisée pour la pellicule d'isolation inter-couches, elle devient solide à une température inférieure, c'est-à-dire 650 C, ce qui contribue
à réduire la déformation dans la couche de semiconducteur 11 supérieure.
Cependant, dans ce type de dispositifs à semiconducteurs à structure empilée, la largeur des régions de semiconducteur qui sont placées à l'état de fusion par irradiation avec un faisceau d'énergie est étroite, soit de 0,1 à 1 mm. La largeur de cette région qui est placée à l'état de fusion est très faible en comparaison avec la taille du substrat semiconducteur (un substrat de 4 pouces à un diamètre de 100 mm, un substrat de 6 pouces a un diamètre de 150 mm). Par conséquent, une déformation se produit entre la couche de semiconducteur qui est fondue et la couche de semiconducteur qui n'est pas
fondue, à cause de la différence de température. Il en résulte qu'une défor-
mation plane latérale reste présente dans la couche de semiconducteur 11. La
déformation de la couche de semiconducteur qui a été placée à l'état de fu-
sion est réduite par la présence de la pellicule de BPSG au-dessous de la couche de semiconducteur, cette pellicule de BPSG ayant un coefficient de viscosité réduit. Cependant, le coefficient de viscosité de la pellicule de BPSG se trouvant au-dessous de la couche de semiconducteur qui n'est pas
fondue n'est pas suffisamment réduit pour atténuerla déformation à la fron-
tière entre les parties qui sont fondues et les parties qui ne sont pas fon-
dues. Il en résulte que même si on utilise la pellicule de BPSG à titre de pellicule d'isolation inter-couches 10, les caractéristiques du transistor MOS
de la seconde couche sont dégradées.
L'article et la publication de brevet précités décrivent une pellicule
d'isolation inter-couches qui comprend deux couches de matériaux différents.
Ils ne prennent pas en considération la relation entre la couche de semicon-
ducteur et la pellicule d'isolation inter-couches, en ce qui concerne la dé-
formation ou les fissures qui se produisent dans la couche de semiconducteur
au cours de la fusion et de la recristallisation de la couche de semiconduc-
teur supérieure qui est formée sur la pellicule d'isolation inter-couches.
Un but de l'invention est de procurer un dispositif à' semiconducteurs
à structure empilée dans lequel on puisse atténuerla déformation qui se pro-
duit dans une seconde couche de semiconducteur formée sur la pellicule d'iso-
lation inter-couches.
Un autre but de l'invention est de procurer un dispositif A semiconduc-
teurs A structure empilée, qui soit capable d'atténuerla contrainte résiduelle
qui apparaît dans la seconde couche de semiconducteur, sous l'effet de la dif-
férence entre les coefficients de dilatation thermique de la pellicule d'iso-
lation inter-couches et de la seconde couche de semiconducteur.
Un but supplémentaire de l'invention est de procurer un dispositif à
semiconducteurs à structure empilée, dans lequel on puisseatténuer la défor-
mation latérale dans la seconde couche de semiconducteur qui est formée sur
la pellicule d'isolation inter-couches.
Un but supplémentaire de l'invention est de procurer un dispositif à
semiconducteurs à structure empilée ayant de meilleures caractéristiques.
Un autre but encore de l'invention est de procurer un procédé de fa-
brication d'un dispositif à semiconducteurs à structure empilée, dans lequel on puisse atténuerla déformation qui apparaît dans la seconde couche de
semiconducteur formée sur la pellicule d'isolation inter-couches.
Un but supplémentaire de l'invention est de procurer un procédé de fa-
brication d'un dispositif à semiconducteurs à structure empilée, dans lequel on puisse atténuerune contrainte résiduelle qui apparaît dans la seconde couche de semiconducteur, sous l'effet de la différence entre les coefficients de dilatation thermique de la pellicule d'isolation intercouches et de la
seconde couche de semiconducteur.
Un but supplémentaire de l'invention est de procurer un procédé de fa-
brication d'un dispositif à semiconducteurs à structure empilée, dans lequel
on puisse atténuer une déformation latérale de la seconde couche de semicon-
ducteur qui est est formée sur la pellicule d'isolation inter-couches.
Un autre but supplémentaire de l'invention est de procurer un procédé de fabrication d'un dispositif à semiconducteurs à structure empilée ayant
de meilleures caractéristiques.
Le dispositif à semiconducteurs à structure empilée conforme à l'in-
vention comprend une première couche de semiconducteur, une pellicule d'iso-
lation inter-couches et une seconde couche de semiconducteur. La première couche de semiconducteur a une surface principale sur laquelle est formé un premier élément à semiconducteurs. La pellicule d'isolation intercouches
comprend une première couche d'isolation et une seconde couche d'isolation.
La première couche d'isolation est formée sur le premier élément à semicon-
ducteurs et elle a un point de transition vitreuse inférieur ou égal à 750 C. La seconde couche d'isolation est formée sur la première couche d'isolation et elle a un point de transition vitreuse supérieur ou égal à 750 C et une
épaisseur qui n'est pas inférieure à 200 nm et n'est pas supérieure à 1 unm.
La seconde couche de semiconducteur est formée sur la seconde couche isolan-
te de la pellicule d'isolation inter-couches, de façon à constituer un Dlot
dont la périphérie est isolée. La seconde couche de semiconducteur a une sur-
face principale sur laquelle est formé un second élément à semiconducteurs.
Conformément au procédé de fabrication du dispositif à semiconducteurs à structure empilée conforme A l'invention, on forme un premier élément à
semiconducteurs sur la surface principale de la première couche de semicon-
ducteur. On forme sur le premier élément à semiconducteurs une première cou-
che isolante ayant un point de transition vitreuse qui n'est pas supérieur
à 750 C. On forme sur la première couche isolante une seconde couche iso-
lante ayant un point de transition vitreuse supérieur A 750 C et une épais-
seur qui n'est pas inférieure A 200 nm et n'est pas supérieure A I pmn. On
forme une seconde couche de semiconducteur sur la seconde couche d'isola-
tion, de façon qu'elle constitue un tlot avec la périphérie isolée.
Conformément au mode de réalisation préféré de l'invention, la premiè-
re couche d'isolation consiste en une pellicule d'oxyde de silicium dopée avec du bore et du phosphore et la seconde couche d'isolation consiste en une
pellicule d'oxyde de silicium. Les premier et second éléments à semiconduc-
teurs sont des transistors à effet de champ. Conformément au mode de réali-
sation préféré du procédé de fabrication du dispositif à semiconducteurs à structure empilée de l'invention, l'étape de formation de la seconde couche de semiconducteur est accomplie de la façon suivante. On forme tout d'abord
un trou dont les surfaces latérales sont constituées par les première et se-
conde couches d'isolation, et dont une surface de fond est constituée par une partie de la surface principale de la première couche de semiconducteur. On forme sur la surface latérale du trou une troisième couche d'isolation ayant un point de transition vitreuse supérieur à 750 C et une épaisseur qui n'est pas inférieure à 200 nm et n'est pas supérieure à I pJmn. On forme une couche de silicium monocristallin sur les seconde et troisième couches d'isolation,
pour remplir ce trou. On enlève sélectivement la couche de silicium mono-
cristallin pour former une seconde couche de semiconducteur en forme d'îlot.
Dans la présente invention, la pellicule d'isolation inter-couches qui se trouve au-dessous de la seconde couche de semiconducteur comprend des
première et seconde couches d'isolation. La première couche d'isolation at-
ténue la contrainte résiduelle qui apparaît dans la couche de semiconducteur
supérieure sous l'effet de la différence entre les coefficients de dilata-
tion thermique de la couche de semiconducteur supérieure et de la pellicule
d'isolation inter-couches, et la seconde couche d'isolation atténue la défor-
mation latérale qui apparaît dans la couche de semiconducteur supérieure.
L'invention sera mieux comprise à la lecture de la description détail-
lée qui va suivre d'un mode de réalisation, donné à titre d'exemple non li-
mitatif. La suite de la description se réfère aux dessins annexés dans les-
quels:
la figure 1 est une coupe partielle montrant un mode de réalisation du dis-
positif à semiconducteurs à structure empilée conforme à l'invention;
les figures 2 et 3 sont des représentations graphiques qui montrent des va-
riations de la déformation dans la couche de semiconducteur supérieure en fonction de l'épaisseur de la seconde couche d'isolation; la figure 4 est une représentation graphique qui montre la variation de la déformation de la couche de semiconducteur supérieure en fonction du point de transition vitreuse de la première couche d'isolation; la figure 5 est une représentation graphique qui montre la variation de la déformation de la couche de semiconducteur supérieure en fonction du point transition vitreuse de la seconde couche d'isolation; les figures 6A, 6B, 6C, 6D, 6E, 6P,6G,6Het6I sont des coupes partielles qui montrent, dans l'ordre, un mode de réalisation du procédé de fabrication du dispositif à semiconducteurs à structure empilée conforme à l'invention;
la figure 7 est un schéma de circuit montrant un circuit équivalent d'un in-
verseur CMOS; la figure 8 est une vue en plan partielle montrant une configuration plane
de l'inverseur CMOS constitué par le dispositif à semiconducteurs à struc-
ture empilée de l'invention; et
la figure 9 est une coupe partielle montrant une partie principale d'un dis-
positif à semiconducteurs à structure empilée classique.
La figure 1 est une coupe partielle d'une partie principale d'un mode de réalisation du dispositif à semiconducteurs à structure empilée conforme
à l'invention. On se référera à la figure I pour décrire la structure du dis-
positif à semiconducteurs à structure empilée de l'invention.
Une pellicule d'oxyde d'isolation 2 consistant en oxyde de silicium, est formée de façon à entourer une région de formation d'élément, sur unie surface principale d'un substrat en silicium 1, ayant un premier type de
conductivité. Un transistor MOS de la première couche est formé dans la ré-
gion de formation d'élément. Le transistor MOS de la première couche com-
prend une électrode de grille 3 et des régions de diffusion d'impuretés 5 et 6, d'un second type de conductivité, qui constituent une paire de régions de source et de drain. L'électrode de grille 3 est formée sur le substrat 1, avec une pellicule d'isolation de grille 4 intercalée entre la grille et le
substrat. Une couche d'isolation 7 est formée de façon à recouvrir l'élec-
trode de grille 3. Des premières couches d'interconnexion 8 et 9 sont for-
mées de façon à être respectivement connectées aux régions de diffusion d'im-
puretés 5 et 6, et ces couches d'interconnexion consistent en un siliciure de métal réfractaire. Une pellicule d'isolation inter-couches 10 est formée sur le transistor MOS de la première couche ayant la structure décrite ci-
dessus. La pellicule d'isolation inter-couches 10 comprend une première cou-
che d'isolation 101 et une seconde couche d'isolation 102. La première cou-
che d'isolation consiste en une pellicule d'oxyde de silicium contenant du phosphore et du bore (BPSG), dont le point de transition vitreuse est de 650 C. La pellicule de BPSG est une pellicule d'oxyde de silicium contenant du phosphore en un pourcentage molaire de 7,5 %, et du bore en un pourcentage molaire de 10 %, sous la forme de B203. La pellicule de BPSG est formée par le procédé CVD à pression normale. La première couche d'isolation 101 a une épaisseur de 1,3 à 1,8 prm. La seconde couche d'isolation 102 est formée sur
la première couche d'isolation 101. La seconde couche d'isolation 102 con-
siste en une pellicule d'oxyde de silicium qui est formée par le procédé CVD à basse pression, et dont le point de transition vitreuse est de 1150 C. La
seconde couche d'isolation 102 a une épaisseur de 200 nm.
Sur la pellicule d'isolation inter-couches 10 ayant la structure dé-
crite ci-dessus, est formée une couche de semiconducteur supérieure 11,
ayant le second type de conductivité, qui consiste en silicium monocristal-
lin et cqui se présente sous la forme d'un Ilot entouré par la région d'isola-
tion 12 en dioxyde de silicium. Un transistor MOS de la seconde couche est
formé sur une surface principale de la couche de semiconducteur supérieure 11.
Le transistor MOS de la seconde couche comprend une électrode de grille 13
et des régions de diffusion d'impuretés 15 et 16 du premier type de conducti-
vité, qui constituent une paire de régions de source et de drain. L'électro-
de de grille 13 est formée sur la couche de semiconducteur supérieure 11,
avec interposition d'une pellicule d'isolation de grille 14 entre elles. Une cou-
che d'isolation 17 en oxyde de silicium est formée de façon à recouvrir l'électrode de grille 13. Des secondes couches d'interconnexion 18 et 19,
consistant par exemple en aluminium, sont respectivement connectées aux ré-
gions de diffusion d'impuretés 15 et 16.
Dans le dispositif à semiconducteurs à structure empilée ayant la con-
figuration décrite ci-dessus, le transistor MOS de la première couche et les premières couches d'interconnexion 8 et 9 sont électriquement Isolées du transistor MOS de la seconde couche au moyen de la pellicule d'isolation inter-couches 10, qui contribue à l'obtention de bonnes caractéristiquespour
le transistor MOS de la seconde couche qui est formé sur la couche de semi-
conducteur supérieure.
On forme la couche de semiconducteur 11 en irradiant le silicium poly-
cristallin avec un faisceau d'énergie, par exemple un faisceau d'un laser à
l'argon, avec une puissance d'émission d'irradiation de 10 à 15 W, un diamè-
tre de. faisceau de 100 pm et une vitesse de balayage de 25 cm/s, de façon à faire fondre et à recristalliser le silicium polycristallin. Pendant l'étape de
formation de la couche de semiconducteur 11, on peut réduire considérable-
ment la contrainte résiduelle dans la couche de semiconducteur 11 et on peut empêcher l'apparition de fissures ou de défauts semblables. Par conséquent, il
est possible de former sur la couche de semiconducteur supérieure 11 un tran-
sistor MOS de la seconde couche ayant d'excellentes caractéristiques, comme
la possibilité de fonctionner avec un courant élevé.
Ceci est attribuable aux points suivants. Lorsque le silicium polycris-
tallin est recristallisé pour former le silicium monocristallin, la contrainte qui résulte de la différence entre le coefficient de dilatation thermique de
la couche de semiconducteur 11 et celui de la pellicule d'isolation inter-
couches 10 est absorbée arla première couche d'isolation 101, ayant lepoint de transition vitreuse de faible valeur, soit 650 C. Il est donc possible d'éliminer la contrainte qui reste présente dans la couche de semiconducteur 11. La déformation latérale qui apparaît entre la couche de semiconducteur qui est fondue et la couche de semiconducteur qui n'est pas fondue peut être
atténuée par la seconde couche d'isolation 102.
Les inventeurs ont fabriqué expérimentalement, dans un but d'étude, des dispositifs à semiconducteurs ayant différentes valeurs pour l'épaisseur de la pellicule d'isolation inter-couches 10, en particulier pour la seconde couche d'isolation 102, et utilisant différents matériaux pour les première et seconde couches d'isolation 101 et 102. On décrira ci- après les résultats de
ces expériences.
Premièrement, on forme des dispositifs en utilisant pour les première seconde couches d'isolation 101 et 102 les mêmes matériaux que dans le cas
de la figure 1, et on fait varier l'épaisseur de la seconde couche eisolatimlO02.
On utilise pour la première couche d'isolation 101 une pellicule de BPSG ayant une épaisseur de 1000 nm et un point de transition vitreuse de 650 C, et on utilise pour la seconde couche d'isolation 102 une pellicule d'oxyde
de silicium ayant un point de transition vitreuse de 1150 C, et on fait va-
rier son épaisseur de 0 A 1000 nm. On dépose du silicium polycristallin de
0,5 p/m sur la seconde couche d'isolation 102, en utilisant le procédé CVD.
* On irradie le silicium polycristallin avec un faisceau d'un laser ionique à
l'argon, avec une puissance d'émission d'irradiation de 10 A 15 W, un diamè-
tre de faisceau de 100 pim et une vitesse de balayage de 25 cm/s. De cette manière, le silicium polycristallin est fondu et recristallisé, après quoi il est recuit pendant 30 minutes A 900 C. Le recuit est le traitement thermique
correspondant à l'oxydation thermique et la diffusion thermique de la pre-
mière couche de semiconducteur 11. La déformation (contrainte) de la couche de silicium monocristallin qui est formée de cette manière est mesurée par spectroscopie Raman à l'échelle microscopique. Le résultat de la mesure est représenté sur la figure 2, sous la forme de la déformation de la couche de
semiconducteur supérieure. Sur la figure, l'ordonnée représente une différen-
ce entre le décalage du pic Raman dans le cas de la mesure de spectroscopie
Raman de la couche de silicium monocristallin qui est formée par l'irradia-
tion par faisceau laser mentionnée ci-dessus, et le décalage du pic Raman du
silicium monocristallin d'une tranche directement obtenue par croissance cris-
talline. 1 cm-1 (kayser) correspond A une contrainte d'environ 2 x 108 Pa.
La précision de mesure est de 0,05 cm1.
En considérant la figure 2, on note que lorsque l'épaisseur de la se-
conde couche d'isolation est dans la plage de 0 à 300 nm, la déformation de la couche de semiconducteur supérieure est dans la plage de 1,8 A 2,3 cm1, ce qui est inférieur A la valeur de 3,1 cm-1 que l'on obtient dans le cas o on n'utilise que la pellicule d'oxyde de silicium (ayant une épaisseur de
1000 nm), avec un point de transition vitreuse de 1150 C. Cependant, lors-
qu'on examine de façcon plus approfondie la couche de silicium monocristal-
lin recristallisée, on note la présence de fissures dans la couche de sili-
clum monocristallin qui constitue la couche de semiconducteur supérieure, lorsque l'épaisseur de la seconde couche d'isolation est de 0 rin, 50 nm ou
nm. Ainsi, lorsque l'épaisseur de la seconde couche d'isolation est infé-
rieure à 200 nm, des fissures se forment dans la couche de semiconducteur supérieure. D'autre part, lorsque l'épaisseur dépasse 1000 nm, une contrainte robale reste présente dans la couche de semiconducteur supérieure, ce qui
entraîne une dégradation des caractéristiques du transistor MOS de la secon-
de couche, qui est formé sur la couche de semiconducteur supérieure. Lorsque l'épaisseur de la seconde couche d'isolation est comprise dans la plage de
rn à 1000 nm (1 pin), la contrainte résiduelle dans la couche de semicon-
ducteur supérieure est très faible, et les caractéristiques du transistor MOS
de la seconde couche sont excellentes. Lorsque l'épaisseur de la seconde cou-
che d'isolation dépasse 1 pm, il n'y a aucun effet sur la première couche
d'isolation et celle-ci est approximativement identique à la pellicule d'iso-
lation inter-couches formée seulement sur la pellicule d'oxyde de silicium
ayant le point de transition vitreuse de 1150 C. De plus, une contrainte res-
te présente dans la couche de semiconducteur supérieure. Lorsque l'épaisseur
de la seconde couche d'isolation est inférieure à 200 nm, il n'y a aucun ef-
fet sur la seconde couche d'isolation et celle-ci est approximativement Iden-
tique à la pellicule d'isolation inter-couches formée seulement sur la pel-
licule de BPSG ayant le point de transition vitreuse de 650 C. De plus, une déformation latérale se manifeste dans la couche de semiconducteur supérieure,
ce qui produit des fissures.
On fabrique des dispositifs à semiconducteurs en utilisant pour la pre-
mière couche d'isolation 101 une pellicule de PSG dans laquelle la pellicule d'oxyde de silicium contient du phosphore en un pourcentage molaire de 7,5 X, avec un point de transition vitreuse de 750 C et une épaisseur de 1000 rnmn, et en utilisant pour la seconde couche d'isolation 102 une pellicule d'oxyde
de silicium ayant un point de transition vitreuse de 1150 C, avec une épais-
seur qu'on fait varier. Le procédé de formation de la couche de silicium mo-
nocristallin qui constitue la couche de semiconducteur supérieure sur la se-
conde couche d'isolation,est le même que ci-dessus. Le procédé de la mesure de la déformation dans la couche de semiconducteur supérieure est également le même que ci-dessus. La figure 3 montre la relation entre la déformation
dans la couche de semiconducteur supérieure et l'épaisseur de la seconde cou-
che d'isolation.
En considérant la figure 3, on note que lorsqu'on utilise pour la pre-
mière couche d'isolation une pellicule de PSG ayant un point de transition
vitreuse de 750 C, la déformation dans la couche de semiconducteur supérieu-
re est dans la plage de 2,8 à 3,0 cm'1, lorsque l'épaisseur de la seconde couche d'isolation est dans la plage de 0 à 300 ranm. La déformation est plus faible que celle (3,1 cm-1) de la pellicule d'isolation formée seulement par une pellicule d'oxyde de silicium (d'une épaisseur de 1000 nm), ayant un point de transition vitreuse de 1150 C. Cependant, lorsqu'on examine de façon plus approfondie la couche de silicium monocrlstallin recristalllsé qui constitue la couche de semiconducteur supérieure, on note que des fissures se forment dans
la couche de silicium monocristallin lorsque l'épaisseur de la seconde cou-
che d'isolation est de 0 nm, 50 nm ou 100 nm. On note que la contrainte ré-
siduelle dans la couche de semiconducteur est élevée lorsque l'épaisseur de
la seconde couche d'isolation est inférieure à 200 rnm et lorsqu'elle est su-
périeure à 1000 nrim.
On forme des dispositifs à semiconducteurs en utilisant pour la pre-
mière couche d'isolation une pellicule d'une épaisseur de 1000 nrim, et en uti-
lisant pour la seconde couche d'isolation une pellicule d'oxyde de silicium ayant une épaisseur de 300 nm et un point de transition vitreuse de 1150 C,
en faisant varier le point de transition vitreuse de la première couche d'iso-
lation. La couche de siliciun monocristallin qui constitue la couche de semi-
conducteur supérieure est formée sur la seconde couche d'isolation, d'une ma-
nière identique à celle décrite ci-dessus. La déformation de la couche de silicium monocristallin est mesurée d'une manière identique a celle décrite ci-dessus. La figure 4 montre la relation entre la déformation dans la couche
de semiconducteur supérieure et le point de transition vitreuse de la premiè-
re couche d'isolation. En considérant la figure 4, on note que la déformation résiduelle de la couche de semiconducteur supérieure devient supérieure à
3 cm-1 lorsque le point de transition vitreuse de la première couche d'iso-
latlon dépasse 750 C. Lorsque le point de transition vitreuse de la première couche d'isolation n'est pas supérieur à 750 C, la déformation résiduelle de
la couche de semiconducteur supérieure est relativement faible. Ainsi, lors-
que le point de transition vitreuse de la première couche d'isolation dépas-
se 750 C, la déformatlon est approximativement la même que dans le cas dans lequel la pellicule d'isolation inter-couches est constituée seulement par la pellicule d'oxyde de slllcium ayant un point de transition vitreuse de 1150 C. Le procédé de formation d'une couche d'isolation avec divers points de
transition vitreuse est décrit dans l'article "BPSG Reflow in MOSLSI", Semi-
conductor World, septembre 1987, pages 150 à 164. On peut former des cou-
ches d'isolation ayant différents points de transition vitreuse en changeant
les concentrations de phosphore et de bore qu'on utilise à titre d'impuretés.
On forme des dispositifs en utilisant pour la première couche d'isola-
tion une pellicule de BPSG ayant une épaisseur de 1000 nm et un point de transition vitreuse de 650 C, et en utilisant pour la seconde couche d'lso- lation une pellicule d'une épaisseur de 300 nm, en faisant varier le point de transition vitreuse de la seconde couche d'isolation. On forme sur la seconde couche d'isolation un couche de silicium monocristallin constituant la couche
de semiconducteur supérieure, en procédant de la manière décrite cidessus.
On mesure la déformation de la couche de silicium monocristallin de la maniè-
re décrite ci-dessus. La figure 5 représente le résultat de la mesure, c'est-
à-dire la relation entre la déformation dans la couche de semiconducteur su-
périeure et le point de transition vitreuse de la seconde couche d'isolation.
En considérant la figure 5, on note que la déformation de la couche de semi-
conducteur supérieure est relativement faible. Cependant, lorsqu'on examine de façon plus approfondie la couche de silicium monocristallin recristallisé, on note que des fissures se forment dans la couche de silicium monocristallin lorsque le point de transition vitreuse de la seconde couche d'isolation n'est
pas supérieur à 750 C. Ceci suggère l'apparition d'une déformation latéra-
le dans la couche de semiconducteur. Ainsi, lorsque le point de transition vitreuse de la seconde couche d'isolation n'est pas supérieur à 750 C, la
caractéristique est approximativement la même que celle de la pellicule d'iso-
lation inter-couches qui est formée seulement par la pellicule de BPSG ayant un point de transition vitreuse de 650 C.
On va maintenant décrire un mode de réalisation du procédé de fabrica-
tion du dispositif à semiconducteurs à structure empilée qui est représenté sur la figure 1. Les figures 6A à 6I sont des coupes partielles qui illustrent, dans l'ordre, le procédé de fabrication du dispositif à semiconducteurs à
structure empilée.
En considérant tout d'abord la figure 6A,onnote qdanle des pellicules d'oxyde d'isolation 2 dans des positions mutuellement espacées, de façon à entourer une région de formation d'élément sur un substrat en silicium 1. Dans la région de formation d'élément, on forme iun transistor MOS de la première couche, comprenant une électrode de grille 3, une pellicule d'isolation de grille 4 et des régions de diffusion d'impuretés 5 et 6, qui constituent une paire de régions de source et de drain. On forme une pellicule d'isolation 7 en dioxyde de silicium qui recouvre l'électrode de grille 3. On forme des
premières couches d'interconnexion 8 et 9 en un slliclure de métal réfractai-
re, de façon que ces couches soient respectivement connectées aux régions de diffusion d'impuretés 5 et 6.
En considérant la figure 6B,onrzxte qatnforme entièrement sur la surfa-
ce principale du substrat 1, pour recouvrir le transistor MOS de la première
couche, une première couche d'isolation 101 qui est constituée par une pel-
licule de BPSG ayant un point de transition vitreuse de 650 C et une épais-
seur de 1, 3 à 1, 8upm. On dépose sur la première couche d'isolation 101, par
le procédé CVD à basse pression, une seconde couche d'isolation 102 consis-
tant en une pellicule d'oxyde de silicium ayant un point de transition vi-
treuse de 1150 C et une épaisseur de 200 nm.
En considérant la figure 6C, on note qu'on enlève sélectivement la pel-
licule d'isolation inter-couches 10, en procédant par photolithographie et
attaque anisotrope. Ceci a pour effet de former une ouverture 20 dans laquel-
le la surface principale du substrat en silicium 1 est à nu, dans une posi-
tion prévue pour constituer un germe pour la cristallisation à l'état mono-
cristallin. On donne à l'ouverture 20 une taille supérieure de 0,4 PM (soit
200 nm x 2) à la valeur nominale nécessaire pour constituer un germe.
Ensuite, comme le montre la figure 6D, on forme des pellicules d'oxyde de silicium 102a et 102b sur la totalité de la surface, par le procédé CVD à basse pression, et ces pellicules ont une épaisseur de 200 nm et un point de transition vitreuse de 1150 C. Comme le montre la figure 6E, on effectue une attaque anisotrope sur les pellicules d'oxyde de silicium 102a et 102b, sur une épaisseur-de 200 runm, c'est-à-dire jusqu'à ce que la surface principale du substrat en silicium 1 soit mise à nu dans l'ouverture 20. Ceci a pour effet d'enlever la pellicule d'oxyde de silicium 102a sur la seconde couche d'isolation 102, et la pellicule d'oxyde de silicium qui est formée sur la surface principale du substrat en silicium I dans l'ouverture 20. Par conséquent, la couche d'isolation 102b consistant en une pellicule d'oxyde de silicium ayant un point de transition vitreuse de 1150 C n'est formée que sur les parties de paroi latérale de
l'ouverture 20.
En considérant la figure 6F, onrio t u!on forme une couche de silicium
polycristallin 110a, par le procédé CVD, sur la pellicule d'isolation inter-
couches 10, de façon à remplir l'ouverture 20.
Ensuite, comme le montre la figure 6G, un faisceau d'énergie tel qu'un faisceau laser irradie la couche de silicium polycristallin 110Oa, de façon que cette couche fonde et se recristallise sous la forme d'une couche de silicium
monocristallin 110b. A cette occasion, la recrlstallisation du silicium poly-
cristallin commence dans la partie qui se trouve directement au-dessous de l'ouverture 20 et qui est en contact avec le substrat en silicium 1, ce qui fait que l'axe cristallographique de la couche de silicium monocristallin 110b est identique à l'axe cristallographique du substrat en silicium 1. On appelle
germination latérale ce procédé permettant de faire en sorte que l'axe cris-
tallographique du silicium monocristallin coTncide avec l'axe cristallographl-
que du substrat en silicium 1, au cours de la recristallisation du silicium po-
lycrlstallin pour donner du silicium monocristallin.
Ensuite, comme le montre la figure 6H, on enlève sélectivement la cou-
che de silicium polycristallin 110b pour former une couche de silicium poly-
cristallin 110c en forme d'îlot.
En se référant à la figure 6I,onnotequ.'lcforme des régions d'isolation
12 consistant en une pellicule d'oxyde de silicium, de façon à entourer la cou-
che de semiconducteur supérieure 11 qui est la couche de silicium polycristal-
lin en forme d'îlot. On accomplit une traitement thermique à 900 C pendant min, ce qui forme une couche d'isolation de grille 14 sur la surface de la couche de semiconducteur supérieure 11. On forme une électrode de grille 13
sur la couche d'isolation de grille 14. On forme des régions de diffusion d'im-
puretés 15 et 16, constituant une paire de régions de source et de drain, en utilisant l'électrode de grille 13 à titre de partie d'un masque. Le processus
de diffusion thermique qu'on utilise pour former les réglons de diffusion d'im-
puretés 15 et 16, est par exemple un traitement thermique à la température
de 900 C qui est appliqué pendant 20 min à la couche de semiconducteur su-
périeure 11. On forme ainsi le transistor MOS de la seconde couche. On forme une couche d'isolation 17 consistant en une pellicule d'oxyde de silicium, de façon à recouvrir l'électrode de grille 13. On forme les secondes couches d'interconnexion 18 et 19, consistant par exemple en aluminium, de façon
qu'elles soient connectées respectivement aux régions de diffusion d'impure-
tés 15 et 16. On obtient ainsi le dispositif à semiconducteurs à structure em-
pilée ayant la configuration qui est représentée sur la figure 1.
Le dispositif à semiconducteurs à structure empilée ayant la configura-
tion qui est représentée dans le mode de réalisation décrit ci-dessus peut constituer un Inverseur CMOS. La figure 7 est unm schéma de circuit équivalent de l'inverseur CMOS. La figure 8 est une vue en plan montrant une configura- tion plane de l'inverseur CMOS. La figure I correspond à une coupe selon la ligne I-I de la figure 8. En considérant les figures 1, 7 et 8, on note qu'un transistor MOS à canal n est constitué par le transistor MOS de la première
couche et qu'un transistor MOS du type à canal p est constitué par le tran-
sistor MOS de la seconde couche. Le substrat en silicium 1 est de type p,
tandis que la couche de semiconducteur supérieure 11 est une couche de sili-
cium monocristallin de type n. Les régions de diffusion d'impuretés de type n 5 et 6, constituant le transistor MOS de la première couche, sont formées
à correspondre aux régions de diffusion d'impuretés de type p, 15 et 16, cons-
tituant le transistor MOS de la seconde couche. L'électrode de grille 3 du transistor MOS de la première couche et l'électrode de grille 13 du transistor
MOS de la seconde couche sont également formées l'une au-dessus de l'autre.
Les régions de diffusion d'impuretés de type p 15 et 16 qui constituent le
transistor MOS de la seconde couche sont respectivement connectées à la se-
conde couche d'interconnexion 18 qui remplit la fonction d'une ligne VDD, et à la seconde couche d'interconnexion 19 qui remplit la fonction d'une ligne
Vsortie' par l'intermédiaire de trous de contact 31. La seconde couche d'in-
terconnexion 19 est connectée à la première couche d'interconnexion 9 par un trou de contact 32. La première couche d'interconnexion 8 est connectée à la seconde couche d'interconnexion 18a, remplissant la fonction d'une ligne VSS, par l'intermédiaire d'un trou de contact 33. L'électrode de grille 3 du
transistor MOS à canal n qui constitue le transistor MOS de la première cou-
che et l'électrode de grille 13 du transistor MOS à canal p qui constitue le transistor MOS de la seconde couche, sont connectées à une ligne Ventrée par l'intermédiaire d'un trou de contact 34. De cette manière, un inverseur
CMOS est formé par un dispositif à semiconducteurs à structure empilée.
Bien que dans ce qui précède, la première couche d'isolation 101 de la pellicule d'isolation inter-couches soit formée par une pellicule BPSG, elle
peut être formée par une pellicule de PSO ayant un point de transition vi-
treuse de 750 C. Bien que dans le mode de réalisation décrit ci-dessus, la
seconde couche d'isolation 102 soit formée par une pellicule d'oxyde de si-
licium, on peut également utiliser une pellicule de nitrure de silicium.
Bien que dans ce qui précède, on ait décrit un dispositif à semicon-
ducteurs à structure empilée comportant une structure à deux couches, ce dis-
S positif peut comprendre trois couches ou plus. Dans un tel cas, on obtient le même effet lorsque la pellicule d'isolation inter-couches qui comprend la
première couche d'isolation 101 et la seconde couche d'isolation 102 repré-
sentées sur la figure 1, est utilisée à titre de pellicule d'isolation Inter-
couches entre les seconde et troisième couches, les troisième et quatrième couches, etc.
Comme décrit ci-dessus, et conformément à l'invention, la première cou-
che d'isolation atténue la contrainte résiduelle dans la couche de semicon-
ducteur supérieure, qui résulte de la différence entre les coefficients de
dilatation thermique de la couche de semiconducteur supérieure et de la pel-
licule d'isolation inter-couches. La seconde couche d'isolation atténue la dé-
formation résiduelle dans la direction latérale qui apparaît dans la couche de
semiconducteur supérieure. On peut donc atténuer l'apparition d'une déforma-
tion et de fissures dans la couche de semiconducteur supérieure qui est formée sur la pellicule d'isolation inter-couches. Il en résulte qu'on peut obtenir un dispositif à semiconducteurs à structure empilée, dans lequel l'élément à
semiconducteurs qui est formé sur la couche de semiconducteur supérieure pré-
sente d'excellentes caractéristiques.
Il va de soi que de nombreuses modifications peuvent être apportés au
dispositif et au procédé décrits et représentés, sans sortir du cadre de l'in-
vention.
Claims (7)
1. Dispositif à semiconducteurs à structure empilée, caractérisé en
ce qu'il comprend: une première couche de semiconducteur (1) ayant une sur-
face principale sur laquelle est formé un premier élément à semiconducteurs une pellicule d'isolation inter-couches (10) comprenant une première couche d'isolation (101) et formée sur le premier élément à semiconducteurs et ayant un point de transition vitreuse qui n'est pas supérieur à 750 C, et une seconde couche d'isolation (102), formée sur la première couche d'isolation (101) et ayant un point de transition vitreuse supérieur à 750 C et une
épaisseur qui n'est pas inférieure à 200 nm; et une seconde couche de semi-
conducteur (11), formée sur la seconde couche d'isolation (102) de la pellicu-
le d'isolation inter-couches (10), avec des parties périphériques isolées de
façon à avoir une forme en Ilot, cette seconde couche de semiconducteur com-
portant une surface principale sur laquelle est formé un second élément à semiconducteurs.
2. Dispositif à semiconducteurs à structure empilée selon la revendi-
cation 1, caractérisé en ce que la première couche d'isolation (101) consiste en une pellicule d'oxyde de silicium dopée avec du bore et du phosphore, et
la seconde couche d'isolation (102) consiste en une pellicule d'oxyde de si-
licium.
3. Dispositif à semiconducteurs à structure empilée selon la revendi-
cation 1, caractérisé en ce que le premier élément à semiconducteurs consis-
te en un transistor à effet de champ ayant des régions d'impuretés (5, 6) d'un second type de conductivité, formées dans des positions mutuellement espacées dans la première couche de semiconducteur (1), de façon à définir une région de canal ayant pour surface du canal une partie de la surface principale de la première couche de semiconducteur (1), d'un premier type de conductivité, et une électrode de grille (3) qui est formée sur la surface du
canal, avec interposition d'une pellicule d'isolation '( 4).
4. Dispositif à semiconducteurs A structure empilée selon la revendi-
cation 3, caractérisé en ce que le second élément à semiconducteurs consis-
te en un transistor à effet de champ ayant des régions d'impuretés (15, 16) d'un premier type de conductivité formées dans des positions mutuellement espacées dans la seconde couche de semiconducteur (11), de façon à définir
une région de canal ayant pour surface du canal une partie de la surface prin-
cipale de la seconde couche de semiconducteur (11), d'un second type de con-
ductivité, et une électrode de grille (13), qui est formée sur la surface du
canal avec interposition d'une pellicule d'isolation (14).
5. Procédé de fabrication d'un dispositif à semiconducteurs à struc- ture empilée, caractérisé en ce qu'il comprend les étapes suivantes: on forme un premier élément à semiconducteurs sur une surface principale d'une première couche de semiconducteur (1); on forme sur le premier élément à
semiconducteurs une première couche d'isolation (101) ayant un point de tran-
sition vitreuse qui n'est pas supérieur à 750 C; on forme sur la premiè-
re couche d'isolation (101) une seconde couche d'isolation (102) ayant un
point de transition vitreuse qui est supérieur à 750 C et une épais-
seur qui n'est pas inférieure à 200 nm et n'est pas supérieure à 1 pmn; et
on forme sur la seconde couche d'isolation (102) une seconde couche de semi-
conducteur (11) ayant des parties périphériques isolées de façon à avoir une
forme en flot, et ayant une surface principale sur laquelle est formé un se-
condélément à semiconducteurs.
6. Procédé de fabrication d'un dispositif à semiconducteurs A struc-
ture empilée selon la revendication 5, caractérisé en ce que l'étape de for-
mation de la seconde couche de semiconducteur (11) comprend les étapes sui-
vantes: on forme un trou (20) ayant pour surfaces latérales la première cou-
che d'isolation (101) et la seconde couche d'isolation (102), et ayant pour surface de fond une partie d'une surface principale de la première couche de semiconducteur (1); on forme sur les surfaces latérales du trou (20) une
troisième couche d'isolation (102b) ayant un point de transition vitreuse su-
périeur à 750 C et une épaisseur qui n'est pas inférieure à 200 nm et n'est pas supérieure à 1 pm; on forme une couche de silicium monocristallin (llOb) sur la seconde couche d'isolation (102) et la troisième couche d'isolation (102b), pour remplir le trou (20); et on forme la couche de silicium monocristallin (llOb) de façon qu'elle ait une forme en un flot, en enlevant sélectivement
une partie de cette couche.
7. Procédé de fabrication d'un dispositif à semiconducteurs à struc-
ture empilée selon la revendication 6, caractérisé en ce que l'étape de for-
mation de la couche de silicium monocristallin (llOb) comprend les étapes
suivantes: on forme une couche de silicium polycristallin (llOa) sur la se-
conde couche d'isolation (102) et sur la troisième couche d'isolation (102b)
et on convertit cette couche de silicium polycristailin (110la) en un mono-
cristal.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27963188 | 1988-11-05 | ||
| JP1196167A JPH02263465A (ja) | 1988-11-05 | 1989-07-27 | 積層型半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2638898A1 true FR2638898A1 (fr) | 1990-05-11 |
| FR2638898B1 FR2638898B1 (fr) | 1991-04-12 |
Family
ID=26509580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR898914445A Expired - Fee Related FR2638898B1 (fr) | 1988-11-05 | 1989-11-03 | Dispositif a semiconducteurs a structure empilee et procede de fabrication |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5006913A (fr) |
| DE (1) | DE3936677A1 (fr) |
| FR (1) | FR2638898B1 (fr) |
Families Citing this family (108)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2598328B2 (ja) * | 1989-10-17 | 1997-04-09 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
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Legal Events
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