FR2546664A1 - Procede de fabrication de transistors a effet de champ - Google Patents

Procede de fabrication de transistors a effet de champ Download PDF

Info

Publication number
FR2546664A1
FR2546664A1 FR8407853A FR8407853A FR2546664A1 FR 2546664 A1 FR2546664 A1 FR 2546664A1 FR 8407853 A FR8407853 A FR 8407853A FR 8407853 A FR8407853 A FR 8407853A FR 2546664 A1 FR2546664 A1 FR 2546664A1
Authority
FR
France
Prior art keywords
layer
silicide
metal
polycrystalline silicon
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR8407853A
Other languages
English (en)
Other versions
FR2546664B1 (fr
Inventor
William Thomas Lynch
Frederick Vratny
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by American Telephone and Telegraph Co Inc filed Critical American Telephone and Telegraph Co Inc
Publication of FR2546664A1 publication Critical patent/FR2546664A1/fr
Application granted granted Critical
Publication of FR2546664B1 publication Critical patent/FR2546664B1/fr
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

L'INVENTION CONCERNE LA FABRICATION DES TRANSISTORS A EFFET DE CHAMP. L'INVENTION PROCURE UN ALIGNEMENT PLUS PRECIS DES CONTACTS DE SOURCE ET DE DRAIN D'UN TRANSISTOR A EFFET DE CHAMP PAR RAPPORT AUX REGIONS DE SOURCE 21, DE DRAIN 22 ET DE CANAL P. LE CONTACT AVEC LES REGIONS DE SOURCE ET DE DRAIN EST ETABLI AU MOYEN D'UNE BANDE DE SILICIUM POLYCRISTALLIN 19 ALIGNEE AVEC LE BORD DE L'ELECTRODE DE GRILLE 14. ON REALISE CETTE STRUCTURE EN FORMANT UN SILICIURE PAR REACTION ENTRE UN METAL TEL QUE DU PALLADIUM DEPOSE SUR L'ELECTRODE DE GRILLE, ET UNE COUCHE DE SILICIUM POLYCRISTALLIN DEPOSEE SUR LE DISPOSITIF. ON ATTAQUE ENSUITE SELECTIVEMENT LE SILICIURE POUR LAISSER LE SILICIUM POLYCRISTALLIN ALIGNE AVEC LA GRILLE. APPLICATION AUX CIRCUITS INTEGRES RAPIDES.

Description

La présente invention concerne un procédé perfec-
tionné pour la fabrication de transistors à effet de champ.
Comme on le sait de façon générale, il existe de nombreuses applications de circuits dans lesquelles il est souhaitable que les capacités de jonction de source et de drain et la résistance série entre le canal et les contacts de source et de drain de transistors à effet de champ soient aussi faibles que possible On peut réduire les capacités de jonction en diminuant l'aire des régions de source et de drain Cependant, ceci crée également des problèmes dans l'alignement des contacts avec ces régions La diminution des profondeurs des jonctions dé source et de drain augmente la résistance série entre les contacts de source et de drain et le canal On peut réduire cette résistance en plaçant les contacts plus près de la région de canal Ici encore, ceci
fait apparaître des problèmes d'alignement correct des con-
tacts par rapport au canal.
Il existe donc un besoin concernant un procédé de
fabrication de transistors à effet de champ permettant d'amé-
liorer, d'une manière pratique et reproductible, l'alignement
des contacts d'un dispositif avec ses diverses régions.
Le procédé comprend la formation sur la région de canal du dispositif d'une structure à plusieurs niveaux dans laquelle on définit un motif, qui comprend des couches successives consistant en un métal d'électrode de grille, un premier isolant et un métal de formation d'un siliciure On forme un second isolant le long des bords de la structure à
plusieurs niveaux On dépose une couche de silicium poly-
cristallin sur la quasi-totalité de la surface du transistor et on fait réagir le métal de formation d'un siliciure avec
le silicium polycristallin pour former un siliciure de métal.
On attaque ensuite sélectivement le siliciure de métal sans
affecter le premier ou le second isolant ou la couche restan-
te de silicium polycristallin.
L'invention sera mieux comprise à la lecture de la
description qui va suivre d'un mode de réalisation et en se
référant aux dessins annexés sur lesquels: Les figures 1 à 10 sont des représentations d'un transistor à effet de champ au cours de divers stades de fabrication conformément à un mode de réalisation de l'inven-
tion, et les figures 1, 2, 4, 6, 7, 8 et 10 montrent des éta-
pes successives du processus, les figures 3 et 5 sont des
représentations dans des directions respectivement perpendi-
culaires à celles des figures 3 et 4, et la figure 9 est une
représentation en vue de dessus correspondant à la figure 8.
Comme le montre la figure 1, le traitement part d'un substrat de silicium 10 qui, dans cet exemple, est de
conductivité de type p, sur lequel on forme par des techni-
ques classiques une couche isolante, 11, en Si O 2 La couche
comprend une partie mince 13 (qu'on appelle de façon carac-
téristique l'oxyde de grille) qui est formée sur la zone du semiconducteur qui constituera le transistor, et une partie épaisse 12 (l'oxyde de champ) qui a pour fonction de masquer les zones situées à l'extérieur du transistor et de procurer
une isolation électrique Les parties minces ont une épais-
seur caractéristique de 20 nm et les parties épaisses ont
une épaisseur caractéristique de 400 nm.
Comme le montrent les figures 2 et 3, on forme une structure à plusieurs couches, en forme de bande (figure 3),
par des techniques classiques de dépôt et de photolithogra-
phie, sur la zone du semiconducteur qui constituera la région de canal du transistor et sur une partie de la couche d'oxyde de champ 12 adjacente La structure comprend des couches successives d'un métal d'électrode de grille, 14, tel que du silicium polycristallin, une couche isolante, 15, telle que du Si O 2, et une couche de métal de formation d'un siliciure, 16, qui est du palladium (Pd) dans cet exemple Selon une
variante, la couche 14 peut consister en une couche composi-
te de siliciure, tel que Ta Si 2,sur du silicium polycristal-
lin Une autre couche isolante 17, qui peut consister en Si O 2 ou en Si 3 N 4 Y qui peut être souhaitable pour protéger le métal 16 contre un traitement ultérieur, est formée sur la couche de métal 16 Les épaisseurs caractéristiques sont les suivantes: 400 nm pour la couche 14; 200 nm pour la couche 15; 200 nm pour la couche 16; et 200 nm pour la couche 17. Dans cet exemple, la structure multicouche 14-17 mesure approximativement 1 um dans la direction latérale sur la
figure 2, sur environ 1 pm de hauteur.
Les étapes de traitement suivantes sont sélection-
nées de façon à former une couche isolante 18 (figure 4) sur les bords de la structure multicouche, afin de décaler la structure de grille finale par rapport aux contacts à former ultérieurement On dispose de plusieurs procédés pour former
cet isolant de décalage Dans cet exemple, on dépose une cou-
che de Si O 2 (figures 2 et 3) sur la totalité de la structure, jusqu'à une épaisseur d'environ 100 nm On soumet ensuite l'article à un traitement d'attaque ionique réactive connu, pour attaquer de façon anisotrope toute matière consistant en Si O 2 qui est exposée au faisceau d'ions Comme on le sait, un tel traitement est anisotrope dans la mesure o il attaque seulement des surfaces qui sont transversales par rapport au
faisceau d'ions, mais pas les surfaces qui lui sont parallè-
les; c'est-à-dire que les parties des couches 11, 17 et 18
qui s'étendent horizontalement sont attaquées, mais les par-
ties des couches 17 et 18 qui s'étendent verticalement ne sont pas attaquées On poursuit l'attaque jusqu'à ce que la couche 16 soit mise à nu Le résultat est celui qui est représenté sur les figures 4 et 5 Les parties des couches 17 et 18 qui s'étendent horizontalement sont enlevées La
couche d'oxyde mince 13 est enlevée, ce-qui met à nu la sur-
face du substrat 10 Du fait de la valeur élevée de l'épais-
seur d'origine de la couche 12, cette couche reste De façon similaire, les parties des couches 17 et 18 qui s'étendent verticalement restent le long des parois latérales de la structure multicouche 14-16 Du fait que des parties de la couche 18 restent également sur les parois latérales de la
couche 12, la largeur d'ouverture "t" (figure 1) est légère-
ment réduite Du fait que les deux couches 12 et 18 sont
très probablement constituées par la même matière, par exem-
ple Sio 2, on n'a pas représenté sur la figure 4 une couche
18 séparée sur la paroi latérale de la couche 12.
Comme indiqué, la couche 17 est enlevée au cours du traitement d'attaque ionique réactive Si la couche 17 est en une matière autre que Si O 2, par exemple Si 3 N 4 ' on peut l'enlever dans un traitement d'attaque par voie humide séparé. Comme le montre la figure 6, on forme ensuite une
couche de silicium polycristallin dopé, 19, sur la quasi-
totalité de la structure On peut doper la couche soit au moment de sa formation, pendant un dépôt chimique en phase
vapeur, soit par une implantation ultérieure du dopant.
Dans cet exemple, on dope la couche avec de l'arsenic(As), et on la dépose jusqu'à une épaisseur d'environ 200 nm par dépôt chimique en phase vapeur classique, à une température d'environ 6000 C Dans le traitement, la couche de Pd 16 à
nu de la structure 14-16 réagit avec le silicium polycris-
tallin pour former une couche de Pd Si, 20.
On attaque ensuite sélectivement cette couche de siliciure, sans attaquer le reste de la couche de silicium polycristallin, 19, oules couches de Si O 2, 15 et 18 comme le montre la figure 7 On peut effectuer ceci en appliquant par exemple un agent d'attaque qui consiste en un mélange de
12 g de I 2 i 50 ml de H 20, 8 g de KI et 25 ml de KOH (solu-
tion normale) Dans le dispositif terminé, les parties ainsi séparées de la couche 19 font fonction de contacts avec les régions de source et de drain du transistor Un avantage du processus décrit consiste en ce que les contacts sont automatiquement positionnés de façon correcte ("auto alignés") par rapport aux diverses régions du dispositif La
possibilité de courts-circuits source-grille-drain est éga-
lement fortement réduite -
Ensuite, comme le montre la figure 8, on fait diffuser le As provenant du silicium polycristallin, 19, dans les zones de semiconducteur à nu sousjacentes pour former respectivement des régions de source et de drain 21 et 22 Une étape de chauffage caractéristique correspond à une température de 9500 C pendant environ 30 mn L'oxyde de champ protège contre la diffusion le substrat semiconducteur à l'extérieur de la zone du transistor La profondeur de
Jonction finale des régions de source et de drain est éta-
blie après tous les traitements thermiques ultérieurs.
On forme ensuite un motif dans la couche de sili-
cium polycristallin 19, par photolithographie classique, comme le montre la vue de dessus de la figure 9 Le motif final de la couche de silicium plycristallin s'étend au-dessus des parties d'oxyde de champ adjacentes aux régions de source et de drain, et il enferme également les
régions de source et de drain pour les protéger des conta-
minants On convertit ensuite la couche de silicium poly-
cristallin 19 en une couche de siliciure ( 26 sur la figure
) en déposant un métal, tel que du cobalt, et en chauf-
fant Une étape de chauffage caractéristique correspond à une température de 450 C pendant 30 mn dans H 2, suivie par un chauffage à 9000 C pendant 30 Omn dans Ar avec 2 % de 02 La couche de siliciure a la même configuration géométrique que la couche polycristalline Si on le désire, on peut former la couche de siliciure avant de former un motif dans
le métal.
L'utilisation de la couche de siliciure, 26, diminue la résistance série entre les contacts avec les régions de source et de drain et avec le canal, du fait que la couche 26 est formée exactement au-dessus de la couche d'oxyde de grille 13, et aussi près que possible des bords du canal Bien que la totalité de la couche de silicium
polycristallin 19 soit convertie en siliciure dans cet exem-
ple, il est possible de ne convertir qu'une partie de l'épaisseur de la couche, de façon à laisser une structure multicouche de silicium polycristallin/siliciure Dans un cas comme dans l'autre, les dimensions verticales des régions de source et de drain ne sont pas réduites par conversion de parties de surface du substrat de silicium 10 en un siliciure Si une telle réduction se produit, elle augmente la résistance série du dispositif En outre, on peut optimiser la résistance série entre la source et le drain et le canal en définissant les épaisseurs relatives des couches de silicium polycristallin et de siliciure, sans avoir à augmenter les profondeurs des jonctions de source et
de drain.
Dans la séquence d'étapes finale, correspondant à 1-5 la représentation de la figure 10, on recouvre le dispositif d'une couche 23, par exemple en verre dopé au phosphore, et
on ouvre dans cette couche des fenêtres 32 et 33, par photo-
lithographie classique, pour mettre à nu des parties de la couche 26 On forme des contacts avec la source et le drain à travers la couche de siliciure 26, en déposant dans les
fenêtres un métal de contact, 24 et 25, tel que de l'alumi-
nium On forme un contact ohmique sur les parties d'oxyde de champ plutôt que directement sur les régions de source et de
drain Cette caractéristique procure plusieurs avantages.
Premièrement, elle permet de donner une dimension faible (ne dépassant pas de préférence 0,5 jim) aux zones de contact de source et de drain 30 et 31, en siliciure, du fait qu'il n'est pas nécessaire que les fenêtres de contact en aluminium 32 et 33, soient alignées avec ces zones Secondement, elle élimine les problèmes de formation d'excroissances produisant
des courts-circuits entre l'aluminium et le substrat en sili-
cium En outre, elle simplifie également l'attaque, du fait que les contacts 24 et 25 avec la source et le drain sont approximativement à la même hauteur que le contact avec l'électrode de grille (non représentée) Ceci élimine des problèmes d'augmentation de taille de fenêtre qui peuvent par ailleurs se produire pour des fenêtres relatives à des
électrodes de grille qui sont exposées à une attaque excessi-
ve pendant la poursuite de l'attaque des fenêtres relatives à la source et au drain Un débordement de la couche 26 autour de la fenêtre n'est pas nécessaire du fait que, même avec un défaut d'alignement, il n'y a qu'un très faible excès
d'attaque nécessaire lorsque toutes les profondeurs de fenê-
tre sont les mêmes Bien que les contacts de métal 24 et 25 soient représentés avec une configuration dans laquelle ils débordent par rapport aux fenêtres de contact 32 et 33, ce débordement n'est pas non plus obligatoire On peut donc
réduire l'aire nécessaire à la réalisation du dispositif.
Enfin, le fait de former les contacts au-dessus de l'oxyde
de champ réduit la profondeur des fenêtres 32 et 33 et amé-
liore donc la couverture de marche de l'aluminium.
Plusieurs modifications de l'invention sont possi-
bles Par exemple, bien qu'on ait représenté un dispositif à mode d'enrichissement, l'invention est applicable à tous les
types de transistors à effet de champ Bien que dans l'exem-
ple ci-dessus, on effectue un enlèvement auto-aligné du silicium polycristallin au-dessus de la grille en formant initialement un motif dans une structure à plusieurs niveaux, on peut également employer d'autres procédés On pourrait par exemple définir une grille en silicium polycristallin d'une manière classique et, -après la formation de l'oxyde de paroi latérale, on pourrait placer ou déposer sélectivement un métal de formation de siliciure, par dépôt chimique en phase vapeur sur l'électrode de grille On pourrait ensuite déposer
la couche de silicium polycristallin 19 et former le siliciu-
re comme précédemment Ainsi, dans les revendications anne-
xées, sauf mention contraire, la formation d'une structure à
plusieurs niveaux comprenant un métal de formation d'un sili-
ciure n'est pas imposée avant l'accomplissement d'autres
opérations indiquées Outre le palladium, les métaux utilisa-
bles pour la formation d'un siliciure comprennent le nickel,
le tungstène et le tantale.
Il va de soi que de nombreuses autres modifications peuvent être apportées au dispositif et au procédé décrits et représentés, sans sortir du cadre de l'invention.

Claims (7)

REVENDICATIONS
1 Procédé de fabrication d'un transistor à effet
de champ comprenant des régions de source et de drain for-
mées dans la surface d'un substrat semiconducteur, avec une région de canal entre elles, caractérisé par les opérations suivantes: on forme sur la région de canal une structure à plusieurs niveaux comprenant des couches successives d'un métal d'électrode de grille ( 14), d'un premier isolant ( 15) et d'un métal de formation d'un siliciure ( 16); on forme un second isolant ( 18) le long des bords de cette structure
multicouche; on dépose une couche ( 19) de silicium poly-
cristallin sur la quasi-totalité de la zone du transistor on fait réagir le métal de formation d'un siliciure ( 16) avec le silicium polycristallin pour former un siliciure de métal ( 20) sur la structure multicouche; et on attaque sélectivement le siliciure de métal sans affecter le premier ou le second isolant, ou la couche de silicium polycristallin restante. 2 Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre les opérations qui consistent à convertir au moins une partie de l'épaisseur de la couche
de silicium polycristallin restante ( 19) en une seconde cou-
che de siliciure ( 26) et à établir un contact ohmique avec cette dernière en plaçant un métal de contact ( 24, 25) sur
une partie de cette couche.
3 Procédé selon la revendication 2, caractérisé en ce qu'on forme la couche de silicium polycristallin ( 19) sur une troisième couche isolante ( 11) qui comprend des parties épaisses ( 12) et minces ( 13), et on forme un contact ohmique avec la couche de siliciure résultante sur les parties épaisses de l'isolant, dans une zone distante des régions de
source ( 21) et de drain ( 22).
4 Procédé selon la revendication 3, caractérisé en ce qu'on ne convertit que partiellement la couche de silicium
polycristallin en siliciure.
Procédé selon la revendication 1, caractérisé en
ce que le métal d'électrode de grille ( 14) consiste en sili-
cium polycristallin, le premier isolant ( 15) consiste en dioxyde de silicium, et le métal de formation d'un siliciure
( 16) consiste en palladium.
6 Procédé selon la revendication 3, caractérisé en ce qu'on forme le contact ohmique avec la couche de siliciure
( 26) au moyen d'un métal ( 24, 25) qui consiste en aluminium.
7 Procédé selon la revendication 3, caractérisé en ce que la seconde couche de siliciure ( 26) vient en contact
avec les régions de source et de drain à travers des ouvertu-
res ( 30, 31) dans les parties minces du troisième isolant ( 13) qui ont une dimension dans la direction de conduction du
courant qui ne dépasse pas 0,5 pm.
8 Procédé selon la revendication 1, caractérisé en
ce qu'on forme le second isolant ( 18) le long des bords laté-
raux de la structure multicouche en déposant une couche de dioxyde de silicium sur le transistor et en attaquant la
couche de façon anisotrope.
9 Procédé selon la revendication 1, caractérisé en ce que la couche de silicium polycristallin ( 19) comprend des impuretés qu'on fait diffuser dans le semiconducteur pour
former les régions de source et de drain.
FR8407853A 1983-05-27 1984-05-21 Procede de fabrication de transistors a effet de champ Expired FR2546664B1 (fr)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/498,897 US4453306A (en) 1983-05-27 1983-05-27 Fabrication of FETs

Publications (2)

Publication Number Publication Date
FR2546664A1 true FR2546664A1 (fr) 1984-11-30
FR2546664B1 FR2546664B1 (fr) 1985-11-29

Family

ID=23982953

Family Applications (1)

Application Number Title Priority Date Filing Date
FR8407853A Expired FR2546664B1 (fr) 1983-05-27 1984-05-21 Procede de fabrication de transistors a effet de champ

Country Status (9)

Country Link
US (1) US4453306A (fr)
KR (1) KR930001559B1 (fr)
CA (1) CA1203322A (fr)
DE (1) DE3419080A1 (fr)
FR (1) FR2546664B1 (fr)
GB (1) GB2140619B (fr)
HK (1) HK53387A (fr)
IT (1) IT1176216B (fr)
NL (1) NL8401689A (fr)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4822754A (en) * 1983-05-27 1989-04-18 American Telephone And Telegraph Company, At&T Bell Laboratories Fabrication of FETs with source and drain contacts aligned with the gate electrode
JPS60223165A (ja) * 1984-04-19 1985-11-07 Toshiba Corp 半導体装置の製造方法
US4599789A (en) * 1984-06-15 1986-07-15 Harris Corporation Process of making twin well VLSI CMOS
JPS614240A (ja) * 1984-06-18 1986-01-10 Toshiba Corp 半導体装置の製造方法
US4628588A (en) * 1984-06-25 1986-12-16 Texas Instruments Incorporated Molybdenum-metal mask for definition and etch of oxide-encapsulated metal gate
US4577392A (en) * 1984-08-03 1986-03-25 Advanced Micro Devices, Inc. Fabrication technique for integrated circuits
US5227319A (en) * 1985-02-08 1993-07-13 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device
US5340762A (en) * 1985-04-01 1994-08-23 Fairchild Semiconductor Corporation Method of making small contactless RAM cell
US5072275A (en) * 1986-02-28 1991-12-10 Fairchild Semiconductor Corporation Small contactless RAM cell
CA1258320A (fr) * 1985-04-01 1989-08-08 Madhukar B. Vora Petite cellule de memoire vive sans contacts
US5100824A (en) * 1985-04-01 1992-03-31 National Semiconductor Corporation Method of making small contactless RAM cell
JPH0799738B2 (ja) * 1985-09-05 1995-10-25 三菱電機株式会社 半導体装置の製造方法
GB2179792B (en) * 1985-08-28 1988-10-12 Mitsubishi Electric Corp Method for fabricating bipolar transistor in integrated circuit
KR910002831B1 (ko) * 1986-04-23 1991-05-06 아메리칸 텔리폰 앤드 텔레그라프 캄파니 반도체 소자 제조공정
US5063168A (en) * 1986-07-02 1991-11-05 National Semiconductor Corporation Process for making bipolar transistor with polysilicon stringer base contact
US4974046A (en) * 1986-07-02 1990-11-27 National Seimconductor Corporation Bipolar transistor with polysilicon stringer base contact
US4752590A (en) * 1986-08-20 1988-06-21 Bell Telephone Laboratories, Incorporated Method of producing SOI devices
US4826782A (en) * 1987-04-17 1989-05-02 Tektronix, Inc. Method of fabricating aLDD field-effect transistor
EP0296718A3 (fr) * 1987-06-26 1990-05-02 Hewlett-Packard Company Structure de contact coplanaire et alignée automatiquement
KR920000077B1 (ko) * 1987-07-28 1992-01-06 가부시키가이샤 도시바 반도체장치의 제조방법
US4755478A (en) * 1987-08-13 1988-07-05 International Business Machines Corporation Method of forming metal-strapped polysilicon gate electrode for FET device
US4922311A (en) * 1987-12-04 1990-05-01 American Telephone And Telegraph Company Folded extended window field effect transistor
US4844776A (en) * 1987-12-04 1989-07-04 American Telephone And Telegraph Company, At&T Bell Laboratories Method for making folded extended window field effect transistor
JPH01175260A (ja) * 1987-12-29 1989-07-11 Nec Corp 絶縁ゲート電界効果トランジスタの製造方法
US4859278A (en) * 1988-08-11 1989-08-22 Xerox Corporation Fabrication of high resistive loads utilizing a single level polycide process
US4945070A (en) * 1989-01-24 1990-07-31 Harris Corporation Method of making cmos with shallow source and drain junctions
US5221634A (en) * 1989-01-31 1993-06-22 Texas Instruments Incorporated Method of making semiconductor device employing self diffusion of dopant from contact member for augmenting electrical connection to doped region in substrate
US4980304A (en) * 1990-02-20 1990-12-25 At&T Bell Laboratories Process for fabricating a bipolar transistor with a self-aligned contact
US4992848A (en) * 1990-02-20 1991-02-12 At&T Bell Laboratories Self-aligned contact technology
AT404524B (de) * 1991-09-03 1998-12-28 Austria Mikrosysteme Int Verfahren zur herstellung von selbstausgerichteten, lateralen und vertikalen halbleiterbauelementen
US5461005A (en) * 1991-12-27 1995-10-24 At&T Ipm Corp. Method of forming silicide in integrated circuit manufacture
US6475911B1 (en) * 2000-08-16 2002-11-05 Micron Technology, Inc. Method of forming noble metal pattern
KR100536593B1 (ko) * 2002-12-05 2005-12-14 삼성전자주식회사 선택적인 막 제거를 위한 세정 용액 및 그 세정 용액을사용하여 실리사이드 공정에서 막을 선택적으로 제거하는방법
KR100973007B1 (ko) * 2008-01-29 2010-07-30 삼성전기주식회사 금속제품의 무전해 주석 환원 도금용 도금액 및 이를이용한 금속제품의 무전해 주석 환원 도금방법
US8723154B2 (en) * 2010-09-29 2014-05-13 Crossbar, Inc. Integration of an amorphous silicon resistive switching device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2140007A1 (fr) * 1971-05-28 1973-01-12 Fujitsu Ltd
EP0075085A2 (fr) * 1981-09-21 1983-03-30 International Business Machines Corporation Procédé pour fabriquer une structure de siliciure métallique conductrice
EP0054259B1 (fr) * 1980-12-12 1986-08-06 Kabushiki Kaisha Toshiba Procédé de fabrication d'un dispositif semiconducteur du type MIS

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL302323A (fr) * 1963-02-08
US4319395A (en) * 1979-06-28 1982-03-16 Motorola, Inc. Method of making self-aligned device
US4343082A (en) * 1980-04-17 1982-08-10 Bell Telephone Laboratories, Incorporated Method of making contact electrodes to silicon gate, and source and drain regions, of a semiconductor device
FR2481005A1 (fr) * 1980-04-17 1981-10-23 Western Electric Co Procede de fabrication de transistors a effet de champ a canal court

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2140007A1 (fr) * 1971-05-28 1973-01-12 Fujitsu Ltd
EP0054259B1 (fr) * 1980-12-12 1986-08-06 Kabushiki Kaisha Toshiba Procédé de fabrication d'un dispositif semiconducteur du type MIS
EP0075085A2 (fr) * 1981-09-21 1983-03-30 International Business Machines Corporation Procédé pour fabriquer une structure de siliciure métallique conductrice

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IBM TECHNICAL DISCLOSURE BULLETIN, vol. 24, no. 4, septembre 1981, New York, USA; C.M. OSBURN et al. "Self-aligned silicide conductors in FET integrated circuits", pages 1970-1973 *

Also Published As

Publication number Publication date
US4453306A (en) 1984-06-12
IT1176216B (it) 1987-08-18
IT8421113A0 (it) 1984-05-25
GB2140619A (en) 1984-11-28
KR850000807A (ko) 1985-03-09
GB8413089D0 (en) 1984-06-27
FR2546664B1 (fr) 1985-11-29
NL8401689A (nl) 1984-12-17
IT8421113A1 (it) 1985-11-25
KR930001559B1 (ko) 1993-03-04
GB2140619B (en) 1986-10-01
HK53387A (en) 1987-07-24
CA1203322A (fr) 1986-04-15
DE3419080A1 (de) 1984-11-29

Similar Documents

Publication Publication Date Title
FR2546664A1 (fr) Procede de fabrication de transistors a effet de champ
EP0143700B1 (fr) Procédé de fabrication de circuit intégré avec connexions de siliciure de tantale et circuit intégré réalisé selon ce procédé
EP0013342B1 (fr) Procédé de fabrication de transistors à effet de champ auto-alignés du type métal-semi-conducteur
EP1091417A1 (fr) Procédé fabrication d'un dispositif semi-conducteur à grille enveloppante et dispositif obtenu
FR2517881A1 (fr) Procede de formation d'elements de taille inferieure au micron dans des dispositifs a semi-conducteur
FR2512274A1 (fr) Procede de fabrication d'une metallisation en siliciure de cobalt pour un transistor
FR2508704A1 (fr) Procede de fabrication de transistors bipolaires integres de tres petites dimensions
FR2563048A1 (fr) Procede de realisation de contacts d'aluminium a travers une couche isolante epaisse dans un circuit integre
FR2676864A1 (fr) Procede de fabrication de transistor mos a recouvrement grille-drain et structure correspondante.
FR2853454A1 (fr) Transistor mos haute densite
FR2581248A1 (fr) Procede de fabrication de transistors a effet de champ et transistors bipolaires lateraux sur un meme substrat
FR2616576A1 (fr) Cellule de memoire eprom et son procede de fabrication
EP0635880B1 (fr) Procédé de fabrication d'un transistor en technologie silicium sur isolant
FR2568058A1 (fr) Procede pour la fabrication de transistors a effet de champ a grille isolee (igfet) a vitesse de reponse elevee dans des circuits integres de haute densite
EP1218942A1 (fr) Dispositif semi-conducteur combinant les avantages des architectures massives et soi, et procede de fabrication
EP0190243B1 (fr) Procede de fabrication d'un circuit integre de type mis
EP0522938B1 (fr) Procédé de fabrication d'un transistor à effet de champ vertical, et transistor obtenu par ce procédé
FR2765396A1 (fr) Dispositif a semiconducteurs avec une structure d'isolation et procede de fabrication
FR2763743A1 (fr) Procede de fabrication d'un siliciure auto-aligne
KR100563095B1 (ko) 반도체 소자의 실리사이드 형성방법
US5895236A (en) Semiconductor device fabricating method having a gettering step
FR2481005A1 (fr) Procede de fabrication de transistors a effet de champ a canal court
FR2947384A1 (fr) Procede de realisation d'un transistor a source et drain metalliques
FR2871294A1 (fr) Procede de realisation d'un transistor dmos de taille reduite, et transistor dmos en resultant
FR2800200A1 (fr) Procede de fabrication de points memoire eeprom