JPS5890762A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5890762A JPS5890762A JP56191095A JP19109581A JPS5890762A JP S5890762 A JPS5890762 A JP S5890762A JP 56191095 A JP56191095 A JP 56191095A JP 19109581 A JP19109581 A JP 19109581A JP S5890762 A JPS5890762 A JP S5890762A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＭＯＳ トランジスタ構造を多ノー化しノヒ
半導体装置に関するものｅある。
半導体装置に関するものｅある。
−１−のｎナヤネルＭＯ８トランジスタとしては一般に
第１図に示すようなものが知られている。図において、
（１１はｐ型シリコンからなる半導体基板、（２ａ）お
よび（２ｂ）はこの半導体基板に形成されたｎ十ソース
およびｎ＋ドレイン、（３）は多結晶シリコンからなる
ゲート、（４）はゲート鍍化膜、（５）は半都体基板上
に形成されたシリコン酸化膜であるフィールド絶！＆層
、（６Ｊはこのフィールドシリコン酸化膜表面に形成さ
れたリン珪酸ガラス（Ｐ８（））膜、ｔ’ｙａ）、（１
）はｎ＋ソース（２ａ）およびｎ＋ドレイン（２ｂ）に
それぞれ接続された電極金属、（８１はシリコン−化膜
である。
第１図に示すようなものが知られている。図において、
（１１はｐ型シリコンからなる半導体基板、（２ａ）お
よび（２ｂ）はこの半導体基板に形成されたｎ十ソース
およびｎ＋ドレイン、（３）は多結晶シリコンからなる
ゲート、（４）はゲート鍍化膜、（５）は半都体基板上
に形成されたシリコン酸化膜であるフィールド絶！＆層
、（６Ｊはこのフィールドシリコン酸化膜表面に形成さ
れたリン珪酸ガラス（Ｐ８（））膜、ｔ’ｙａ）、（１
）はｎ＋ソース（２ａ）およびｎ＋ドレイン（２ｂ）に
それぞれ接続された電極金属、（８１はシリコン−化膜
である。
このように構成された一層のｎチャネルＭＯ８）ランジ
スタをさらに果槓度をあげるべ〈発明者らは種々検討を
加えた結果、次のようなＭｏ８ トランジスタ＋ＪＩＩ
造をＳノー比した半導体装置にすることにより集積度を
上げられることが判った。
スタをさらに果槓度をあげるべ〈発明者らは種々検討を
加えた結果、次のようなＭｏ８ トランジスタ＋ＪＩＩ
造をＳノー比した半導体装置にすることにより集積度を
上げられることが判った。
すなわち、−ノーの！ｌＯＢ ）ランジスタ１ｌｌｆｆ
ｉのフィールド絶縁層を貫通して半導体基板に接続され
る２つの単結晶化された半４体層をゲートおよびソース
とし、これらゲート・ソース間クイ少な（とも単結晶化
される第２の半導体基板を、上記ＭＯ８トランジスタ構
造の最上Ｉｌｌ上に形成し、第２のＭＯＳトランジスタ
構造とし之ことを特徴とするものである。
ｉのフィールド絶縁層を貫通して半導体基板に接続され
る２つの単結晶化された半４体層をゲートおよびソース
とし、これらゲート・ソース間クイ少な（とも単結晶化
される第２の半導体基板を、上記ＭＯ８トランジスタ構
造の最上Ｉｌｌ上に形成し、第２のＭＯＳトランジスタ
構造とし之ことを特徴とするものである。
Ｊａ下にこの発明の一実施例であるＭｏ８ トランジス
タ構造を多ｌ−化した半導体装置を製造工程に従い図に
基づいて説明する。
タ構造を多ｌ−化した半導体装置を製造工程に従い図に
基づいて説明する。
よＣ％第１図に示すような従来の一膚のｎチャネルＭｏ
８ トランジスタ構造（Ａ）を製造した後、第２図に示
すように、ＭｏＳトランジスタ＃造構造）の最上層とな
る盟化膜（４）上にｔｇ２のＭｏ８ ｌ−ランジスタ構
造を構成するフィールド絶縁！−およびゲート酸化膜と
なる酸化シリコン（ＳｉＯＱ）層（９）を堆積させた後
、写真製版により、この酸化シリコン層（９１上向から
、第１のＭｏ８ ）ランジスタ構造（Ａ）のフィールド
絶縁ＰＭ１５）を貰通し、半導体基板に到達する２つの
穴（ｌＱａ）、 （１υりと、その中間に酸化シリコン
層（９１内だけに形成される浅い１つの穴（ｌｏｃ）を
あける。
８ トランジスタ構造（Ａ）を製造した後、第２図に示
すように、ＭｏＳトランジスタ＃造構造）の最上層とな
る盟化膜（４）上にｔｇ２のＭｏ８ ｌ−ランジスタ構
造を構成するフィールド絶縁！−およびゲート酸化膜と
なる酸化シリコン（ＳｉＯＱ）層（９）を堆積させた後
、写真製版により、この酸化シリコン層（９１上向から
、第１のＭｏ８ ）ランジスタ構造（Ａ）のフィールド
絶縁ＰＭ１５）を貰通し、半導体基板に到達する２つの
穴（ｌＱａ）、 （１υりと、その中間に酸化シリコン
層（９１内だけに形成される浅い１つの穴（ｌｏｃ）を
あける。
なお、上記の２つの穴（却ａ）、 （ｌｏｂ）の間隔は
通゛騎のＭｏ８ トランジスタのソース・ドレイン間隔
程度とする。又、大きさは適当にきめれば良いものであ
る。
通゛騎のＭｏ８ トランジスタのソース・ドレイン間隔
程度とする。又、大きさは適当にきめれば良いものであ
る。
次いで、第３図に示すように、穴（ｌｏａ ）上にｎ＋
ドーグトボリシリコンを堆積させ、写真製版により穴（
ｌＱｃ）にシリコンを充てんさせて多結晶シリコン層（
ｌｌｃ）を形成し、これを第２のＭｏ８ ｔ−ランジス
タ構造を構成するゲートとして利用し、ま九第１のＭｏ
８ ）ランジスタ噂造悼）の半導体基板（川から単結晶
性を持続するように、ｉ＆纏なプロセス条件を選んで、
穴（１０ａ）、 （ｆｏｂＪ内に選択エピタキシャル成
長させたＪＩＬ結晶化された半部体層（ｍ）、（且ｂ）
を形成させる。なお、この単結晶化された半一体ノー（
ｌｌａ）、 （ｎｂ）の元端部はそれぞれ第２のＭｏ８
トランジスタを構成するソースおよびドレイントシて
−」用される。その後、熱酸化を行ない、多結晶シ１７
コン１１１１ ｔｉｌｅ）表面のみに数百Ａ程度の厚
みである薄い峡イヒ模り２Ｊ（第４図に示す）を写真製
版により残し、この酸化膜０２１１ｇ２のＭｏ８ トラ
ンジスタを構成するゲート酸化膜として利用し、他はこ
の熱酸化膜を除去しておく。この後、第４図に不すよう
に、酸化シリコン層ｔ９１表面上にｐ型多結晶シリコン
を適当を厚み（〜数ｌＯμｍ）に堆積させてｐ型多結晶
シリコン層峙となし、これを第２のＭＯトランジスタ８
４造を構成する半一体基板として利用する。次に、熱処
理又はレーザアニール等の方法で、上記ｐ型多結晶シリ
コンＩＷｍＵ４を半導体装（１１ａ）、（ｌｌｂ）のｎ
ＬＭｄ％シリコンを核とｆＡ（、”Ｃ単結晶化させる。
ドーグトボリシリコンを堆積させ、写真製版により穴（
ｌＱｃ）にシリコンを充てんさせて多結晶シリコン層（
ｌｌｃ）を形成し、これを第２のＭｏ８ ｔ−ランジス
タ構造を構成するゲートとして利用し、ま九第１のＭｏ
８ ）ランジスタ噂造悼）の半導体基板（川から単結晶
性を持続するように、ｉ＆纏なプロセス条件を選んで、
穴（１０ａ）、 （ｆｏｂＪ内に選択エピタキシャル成
長させたＪＩＬ結晶化された半部体層（ｍ）、（且ｂ）
を形成させる。なお、この単結晶化された半一体ノー（
ｌｌａ）、 （ｎｂ）の元端部はそれぞれ第２のＭｏ８
トランジスタを構成するソースおよびドレイントシて
−」用される。その後、熱酸化を行ない、多結晶シ１７
コン１１１１ ｔｉｌｅ）表面のみに数百Ａ程度の厚
みである薄い峡イヒ模り２Ｊ（第４図に示す）を写真製
版により残し、この酸化膜０２１１ｇ２のＭｏ８ トラ
ンジスタを構成するゲート酸化膜として利用し、他はこ
の熱酸化膜を除去しておく。この後、第４図に不すよう
に、酸化シリコン層ｔ９１表面上にｐ型多結晶シリコン
を適当を厚み（〜数ｌＯμｍ）に堆積させてｐ型多結晶
シリコン層峙となし、これを第２のＭＯトランジスタ８
４造を構成する半一体基板として利用する。次に、熱処
理又はレーザアニール等の方法で、上記ｐ型多結晶シリ
コンＩＷｍＵ４を半導体装（１１ａ）、（ｌｌｂ）のｎ
ＬＭｄ％シリコンを核とｆＡ（、”Ｃ単結晶化させる。
このとき、半部体層（１１ａ ） ＋ （１１ｂ ）の
間隔は非冨に近接しているので、第５図点、１１１Ｊｔ
０４で示す位置、つま９ｒＲ化膜（１２＋上で特に単結
晶性が良好になる。
間隔は非冨に近接しているので、第５図点、１１１Ｊｔ
０４で示す位置、つま９ｒＲ化膜（１２＋上で特に単結
晶性が良好になる。
したがって、第４図および第５図に示すように一点ａｍ
でかこんだ部分α旬Ｏ句はｎ−チャネルＭｏＳトランジ
スタを倒立させた構造となっており、上述の理由により
チャネル部分の電子の移４１１度は単結晶シリコンに近
いものである。そして、この単結晶化は極端に言えば、
チャネル部分だけが単結晶化するだけで艮いものである
。
でかこんだ部分α旬Ｏ句はｎ−チャネルＭｏＳトランジ
スタを倒立させた構造となっており、上述の理由により
チャネル部分の電子の移４１１度は単結晶シリコンに近
いものである。そして、この単結晶化は極端に言えば、
チャネル部分だけが単結晶化するだけで艮いものである
。
力）＜シて、第２ノー目のＭ０８トランジスタ栴ｆｌＸ
（Ｂ）が形成される。
（Ｂ）が形成される。
このようにして形成されるｇ２層目のＭｏ８ トランジ
スタｍ４ＣＢ）に２いては一１半導体層（Ｈａ）、 （
且ｂ）はｎ＋のソース又はドレインとなるが、これは、
第１ノーのＭＯＳトランジスタ傳慮偽）のｐ型シリコン
基板＋１１とｐ−ｎ接合を形成しており、ｌ＠１層目の
ＭＯＳトランジスタ構造（（転）と第２ノー目のＭｏ８
）ランジスタ構造（Ｂ）はこのｐ−ｎ接合を噴方回バイ
アスにするか逆方同バイアスにするかで導通又は絶縁に
なり、導通にすれば第１層目のＭｏ８ トランジスタ構
ｆＬ（Ａ）と第２１１１１目のＭｏ８ トランジスタ構
造逍（Ｂ）を結ぶ配線としても使用できる。また、第２
層目のＭＯＢ トランジスタ構造（Ｂ）から配線を引き
出すには、従来の配線技術を第２ノー目のＭｏ８ トラ
ンジスタ＃ｌ ｍ （Ｂ）に過用するだけＣ艮く、この
場合にはｐ型子結晶シリコンｊＵａｉの堆積前に行う心
安がある。
スタｍ４ＣＢ）に２いては一１半導体層（Ｈａ）、 （
且ｂ）はｎ＋のソース又はドレインとなるが、これは、
第１ノーのＭＯＳトランジスタ傳慮偽）のｐ型シリコン
基板＋１１とｐ−ｎ接合を形成しており、ｌ＠１層目の
ＭＯＳトランジスタ構造（（転）と第２ノー目のＭｏ８
）ランジスタ構造（Ｂ）はこのｐ−ｎ接合を噴方回バイ
アスにするか逆方同バイアスにするかで導通又は絶縁に
なり、導通にすれば第１層目のＭｏ８ トランジスタ構
ｆＬ（Ａ）と第２１１１１目のＭｏ８ トランジスタ構
造逍（Ｂ）を結ぶ配線としても使用できる。また、第２
層目のＭＯＢ トランジスタ構造（Ｂ）から配線を引き
出すには、従来の配線技術を第２ノー目のＭｏ８ トラ
ンジスタ＃ｌ ｍ （Ｂ）に過用するだけＣ艮く、この
場合にはｐ型子結晶シリコンｊＵａｉの堆積前に行う心
安がある。
ざら番こ実際のＬＳＩではＭＯＳ トランジスタが多数
集積されるので多結晶シリコン肩囲の単結晶化の俵とな
る半４体層（１，１ａ）、 （ｌｌｔ＋）も多数集積さ
れることになり、多結晶シリコン層重は全体を単結晶化
させることもそれほど困難ではないので、′ｇ５図番こ
二点Ｍ線ｔ１６１’ｅかこんだように、従来の第１層目
ＭＯＳトランジスタ構造（蜀を製造する技術と同様にし
て、第２１−目のＭＯＳ トランジスタ構造の）のシリ
コン層瞥上、＆面に第３のＭＯＳトランジスタ構造（Ｃ
）を形成でき、シリコン層峙の上下両表面を有効に利用
できて、巣槓密度がより同上させることができるもので
ある。
集積されるので多結晶シリコン肩囲の単結晶化の俵とな
る半４体層（１，１ａ）、 （ｌｌｔ＋）も多数集積さ
れることになり、多結晶シリコン層重は全体を単結晶化
させることもそれほど困難ではないので、′ｇ５図番こ
二点Ｍ線ｔ１６１’ｅかこんだように、従来の第１層目
ＭＯＳトランジスタ構造（蜀を製造する技術と同様にし
て、第２１−目のＭＯＳ トランジスタ構造の）のシリ
コン層瞥上、＆面に第３のＭＯＳトランジスタ構造（Ｃ
）を形成でき、シリコン層峙の上下両表面を有効に利用
できて、巣槓密度がより同上させることができるもので
ある。
このように構成されたＭＯＳ ）ランジスタ構造を多層
化した半導体装置の特徴は次のようになる。
化した半導体装置の特徴は次のようになる。
すなわち、０５ｇ２１−目のＭＯＳ トランジスタ構造
（Ｂ）は第１のＭＯＳ トランジスタ４＄１造（Ａ）の
最上層に形成される第２の半襟体基板峙の下表面に倒立
して形成され、■禰２ｊ−目のＭＯ８トランジスタ４１
ｇ造ＣＢ）のチャネル部分はソースおよびドレインを構
成する＊ｇ蟲化された半導体層（Ｈａ） 、 （旦ｂ）
から率情品化が進む之め、単結晶性が良好である。■従
って、極端な場合には、第２の半導体基板０４のバルク
ノリコンは多結晶しつままでもか才わない。■第２１−
目のＭＯＳ トランジスタ構造（Ｂ）を構成するソース
。
（Ｂ）は第１のＭＯＳ トランジスタ４＄１造（Ａ）の
最上層に形成される第２の半襟体基板峙の下表面に倒立
して形成され、■禰２ｊ−目のＭＯ８トランジスタ４１
ｇ造ＣＢ）のチャネル部分はソースおよびドレインを構
成する＊ｇ蟲化された半導体層（Ｈａ） 、 （旦ｂ）
から率情品化が進む之め、単結晶性が良好である。■従
って、極端な場合には、第２の半導体基板０４のバルク
ノリコンは多結晶しつままでもか才わない。■第２１−
目のＭＯＳ トランジスタ構造（Ｂ）を構成するソース
。
トＬ／インは直接第１１−目のＭＯＳ ｌ−ランジスタ
憐造（Ａ）の半、１１体基板（１１と接続されているの
で、第１１−目のＭＯＳ ｌ−ランラスタ４１１項ｋ）
と１ｇ２１−目のＭＯＥ！トランジスタ構造（Ｂ）間の
配線材料としても使用でき、■第２７ｍ目のＭＯＳ １
−ランジスタ構造（Ｂ）を構成するための半導体／ｉ＃
（ユ１ａ） 、 （ｘｌｂ）とｉｌ＋−目のＭＯＳ ｌ
−ランジスタ博造（Ａ）の半導体基板（１１とのｐ −
ｎ接合を唄方同バイアスにするか、逆方同バイアスにす
るかで第１１−目のＭＯＳ １−ランジスタｌｌｌ ｆ
ｆｉ （Ａ）と第２層目のＭＯＳ ｌ−ランラスタ４１
１造（Ｂ）との絶縁・導通を切りかえることができる。
憐造（Ａ）の半、１１体基板（１１と接続されているの
で、第１１−目のＭＯＳ ｌ−ランラスタ４１１項ｋ）
と１ｇ２１−目のＭＯＥ！トランジスタ構造（Ｂ）間の
配線材料としても使用でき、■第２７ｍ目のＭＯＳ １
−ランジスタ構造（Ｂ）を構成するための半導体／ｉ＃
（ユ１ａ） 、 （ｘｌｂ）とｉｌ＋−目のＭＯＳ ｌ
−ランジスタ博造（Ａ）の半導体基板（１１とのｐ −
ｎ接合を唄方同バイアスにするか、逆方同バイアスにす
るかで第１１−目のＭＯＳ １−ランジスタｌｌｌ ｆ
ｆｉ （Ａ）と第２層目のＭＯＳ ｌ−ランラスタ４１
１造（Ｂ）との絶縁・導通を切りかえることができる。
■第２層目のＭＯ１３１−ランジスク婢造（Ｂ）を構成
する半一体基板時全体を単結晶化できれば、上記■の特
徴と関連し半纏体基板峙の表面の利用度が同上し、集積
密度の同上が期待できるものである。
する半一体基板時全体を単結晶化できれば、上記■の特
徴と関連し半纏体基板峙の表面の利用度が同上し、集積
密度の同上が期待できるものである。
この発明は以上に述べたように１．半４体基板と。
この半４体魔板に形成されるソースＰよびドレインと、
このソース・ドレイン間にゲート酸化膜を片して形成さ
れるゲートと、半・４休店板上ｉｃ形成されるフィール
ド絶縁層とを具備した第１のＭＯＳトランジスタ４１１
４、この第１のＭＯＳ ＋−ランジスタ＃ｌ遣のフィー
ルド絶縁ノーを導通して半辱体基板番こ接続される２つ
の４帖晶化された半４体ノーと、この２つの半μ体１−
間が少１１ くとも単結晶化され、第１のＭＯＳ トラ
ンジスタ構造の最上ｌ−上に形成され之第２０半４体基
板とを−ＡＬＬ、、２つの半導体ノーをそれぞ゛れソー
スおよびドレインとしたｒｉｃ２のＭＯＳトラ／ジスク
信遣を備えた半４淳装置としたのＣ，集積ソ愛を同上さ
せることができるとともに、第１のＭＯＳ ｌ−ランジ
スタ構造と第２のＭＯＳトランジスタ構造との配線材料
として、第２のＭＯＳトランジスタｍａのソースおよび
ドレインを４成するための半４体１−を利用できるとＧ
）う効果カイある。
このソース・ドレイン間にゲート酸化膜を片して形成さ
れるゲートと、半・４休店板上ｉｃ形成されるフィール
ド絶縁層とを具備した第１のＭＯＳトランジスタ４１１
４、この第１のＭＯＳ ＋−ランジスタ＃ｌ遣のフィー
ルド絶縁ノーを導通して半辱体基板番こ接続される２つ
の４帖晶化された半４体ノーと、この２つの半μ体１−
間が少１１ くとも単結晶化され、第１のＭＯＳ トラ
ンジスタ構造の最上ｌ−上に形成され之第２０半４体基
板とを−ＡＬＬ、、２つの半導体ノーをそれぞ゛れソー
スおよびドレインとしたｒｉｃ２のＭＯＳトラ／ジスク
信遣を備えた半４淳装置としたのＣ，集積ソ愛を同上さ
せることができるとともに、第１のＭＯＳ ｌ−ランジ
スタ構造と第２のＭＯＳトランジスタ構造との配線材料
として、第２のＭＯＳトランジスタｍａのソースおよび
ドレインを４成するための半４体１−を利用できるとＧ
）う効果カイある。
第１図は従来の一層のｎチャネルＭＯＳ トランジスタ
を示す断面図、第２図ないし第５図はこの発明の一実施
例であるＭＯＳ トランジスタ構造を多１−化した半導
体装置を製造工程順に不したｌＩＴ開図である。 図において、（Ａ）は第ユのＭＯＳトランジスタ慣逍、
■）は第２のＭＱＳ トランジスタ構造、（１）は半導
体基板、（２ａｌ 、 （２１：＋１はソースおよびド
レイン、（３）はゲート、＋４１はゲート酸１し映、（
６１はフィールド絶縁−１（Ｄａ）、 （ｎｂ）は半・
４体ｊｌ１１１．０濁は第２の半辱体址板Ｃある。 なお、各図中、同一符号は同−又は相当部分を示す。 代理人 葛 舒 信 − 第１図 第２図 第３図 第４図 第５図 毛続補正書（自発） ′４１１許１１°長官殿 １、 ’Ｊ）件の表示 特願昭５６−１９１０
９ｆｉ号２、発明の名称 半導体装置 ３、補正をする考 ６、補正の対象 明細書の発明の詳細な説明の欄。 ６、 他出の内容 明細書中筒７頁第１８行に「集積密度が」とあるのを「
集積密度を」と訂正する。 以上
を示す断面図、第２図ないし第５図はこの発明の一実施
例であるＭＯＳ トランジスタ構造を多１−化した半導
体装置を製造工程順に不したｌＩＴ開図である。 図において、（Ａ）は第ユのＭＯＳトランジスタ慣逍、
■）は第２のＭＱＳ トランジスタ構造、（１）は半導
体基板、（２ａｌ 、 （２１：＋１はソースおよびド
レイン、（３）はゲート、＋４１はゲート酸１し映、（
６１はフィールド絶縁−１（Ｄａ）、 （ｎｂ）は半・
４体ｊｌ１１１．０濁は第２の半辱体址板Ｃある。 なお、各図中、同一符号は同−又は相当部分を示す。 代理人 葛 舒 信 − 第１図 第２図 第３図 第４図 第５図 毛続補正書（自発） ′４１１許１１°長官殿 １、 ’Ｊ）件の表示 特願昭５６−１９１０
９ｆｉ号２、発明の名称 半導体装置 ３、補正をする考 ６、補正の対象 明細書の発明の詳細な説明の欄。 ６、 他出の内容 明細書中筒７頁第１８行に「集積密度が」とあるのを「
集積密度を」と訂正する。 以上
Claims (1)
- 【特許請求の範囲】 ［１１半導体基板と、この半導体基板に形成されるソー
スおよびドレインと、このソース・ドレイン間にゲート
鍍化膜を介して形成されるゲートと、土、Ｉｃ！半４体
基板上ｌこ形成されるフィールド絶＃層とを具備した第
１のＭＯＳ トランジスタ構造、この５１４１のＭＯＳ
トランジスタ４１造のフィールド絶縁層を電通してヒ
記半尋体基板に接続される２つの単結晶化された半導体
層と、少なくともこの２つの半４体１ｍ ＋ｉ５が単結
晶化゛され、上記第１のＭＯＥ＋ トランジスター造の
成上層上ｌζ形成されｆｃ第２の半４体羞板と、この＃
！２０半導体基板の下面でかつ上記２つの半・欅体層の
間に絶縁膜を介して形成されたゲートとを具備し、上記
２つの半導体層をそれぞれソースおよびドレインとした
第２のＭＯＳ トランジスタ構造を備えた半導体装置。 （２） 第２のＭＯＳ トランジスタ構造の第２の半
導体基板を第３のＭＯＳ １’ランジスタ構造の半導体
基板に兼用したことを特徴とする特許請求の範囲第１項
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191095A JPS5890762A (ja) | 1981-11-25 | 1981-11-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56191095A JPS5890762A (ja) | 1981-11-25 | 1981-11-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5890762A true JPS5890762A (ja) | 1983-05-30 |
| JPS6229910B2 JPS6229910B2 (ja) | 1987-06-29 |
Family
ID=16268765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56191095A Granted JPS5890762A (ja) | 1981-11-25 | 1981-11-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890762A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952861A (ja) * | 1982-09-20 | 1984-03-27 | Oki Electric Ind Co Ltd | 半導体集積回路装置 |
| JPS63174348A (ja) * | 1987-01-14 | 1988-07-18 | Agency Of Ind Science & Technol | 積層構造半導体装置 |
| FR2638898A1 (fr) * | 1988-11-05 | 1990-05-11 | Mitsubishi Electric Corp | Dispositif a semiconducteurs a structure empilee et procede de fabrication |
-
1981
- 1981-11-25 JP JP56191095A patent/JPS5890762A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952861A (ja) * | 1982-09-20 | 1984-03-27 | Oki Electric Ind Co Ltd | 半導体集積回路装置 |
| JPS63174348A (ja) * | 1987-01-14 | 1988-07-18 | Agency Of Ind Science & Technol | 積層構造半導体装置 |
| FR2638898A1 (fr) * | 1988-11-05 | 1990-05-11 | Mitsubishi Electric Corp | Dispositif a semiconducteurs a structure empilee et procede de fabrication |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6229910B2 (ja) | 1987-06-29 |
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