JPS58121665A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58121665A JPS58121665A JP57130784A JP13078482A JPS58121665A JP S58121665 A JPS58121665 A JP S58121665A JP 57130784 A JP57130784 A JP 57130784A JP 13078482 A JP13078482 A JP 13078482A JP S58121665 A JPS58121665 A JP S58121665A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置にかかシ、とくに抵抗素子を有する
高集積度の半導体装置に関する。
高集積度の半導体装置に関する。
在来たとえば抵抗素子を得るために糧々の方法及び装置
が提案されているが、ＭＯＳメモリの様な高集積度な半
導体装置でけ半導体基板への低濃度拡散による高抵抗層
では面積的に太き表子利益があシその丸めに絶縁ゲート
電界効果トランジスタ（以下ＭＯ８）ランジスタという
）そのものが負荷として使用されている。しかしながら
この場合に於いても、駆動ＭＯ８）ランジスタと負荷Ｍ
Ｏ８）ランジスタとの抵抗比よシ回路的に決められ構成
上必要とされる負荷ＭＯ８）ランジスタの大きさでは駆
動ＭＯ８）ランジスタに比較し相当大きくなシ、やはシ
高集積度化に大きな障害となっている。従って高集積度
化を達成するにはこの負荷を駆動ＭＯ８に対して小さく
するか或いは立体的配置が必要になってくる。
が提案されているが、ＭＯＳメモリの様な高集積度な半
導体装置でけ半導体基板への低濃度拡散による高抵抗層
では面積的に太き表子利益があシその丸めに絶縁ゲート
電界効果トランジスタ（以下ＭＯ８）ランジスタという
）そのものが負荷として使用されている。しかしながら
この場合に於いても、駆動ＭＯ８）ランジスタと負荷Ｍ
Ｏ８）ランジスタとの抵抗比よシ回路的に決められ構成
上必要とされる負荷ＭＯ８）ランジスタの大きさでは駆
動ＭＯ８）ランジスタに比較し相当大きくなシ、やはシ
高集積度化に大きな障害となっている。従って高集積度
化を達成するにはこの負荷を駆動ＭＯ８に対して小さく
するか或いは立体的配置が必要になってくる。
しかしながら従来構造ではこの抵抗素子はトランジスタ
形成領域すなわち活性領域の外部のフィールド領域上に
形成されていたので十分の高集積化は計れなかった。
形成領域すなわち活性領域の外部のフィールド領域上に
形成されていたので十分の高集積化は計れなかった。
本発明の目的は、かかる従来の欠点を除去し、完全な立
体構造の半導体装置を提供することである。
体構造の半導体装置を提供することである。
本発明の特徴は、半導体基板に絶縁ゲート電界効果（Ｍ
ＯＳ））ランジスタを設けた半導体装置において、この
トランジスタのゲート電極上に絶縁膜を介して半導体素
子念とえば半導体抵抗素子を設けた半導体装置にある。
ＯＳ））ランジスタを設けた半導体装置において、この
トランジスタのゲート電極上に絶縁膜を介して半導体素
子念とえば半導体抵抗素子を設けた半導体装置にある。
この半導体素子はこのトランジスタのソース、ドレイン
領域の一方の領域に接続することができる。又、この半
導体素子はゲート電極上で電極配線に接続することがで
きる。又この半導体素子はその両端部が低抵抗領域を介
してそれぞれ半導体基板および電極配線に接続すること
ができる。
領域の一方の領域に接続することができる。又、この半
導体素子はゲート電極上で電極配線に接続することがで
きる。又この半導体素子はその両端部が低抵抗領域を介
してそれぞれ半導体基板および電極配線に接続すること
ができる。
かかる構成によシ半導体素子たとえば抵抗素子となシ得
る半導体＠膜は生部基板のトランジスタ形成領域（活性
領域）上にのみ位置させることができ、半導体基板は高
す集積度を維持できる。
る半導体＠膜は生部基板のトランジスタ形成領域（活性
領域）上にのみ位置させることができ、半導体基板は高
す集積度を維持できる。
すなわち半導体基板に設けられるトランジスタのトラン
ジスタの集積度（レイアラ））Ｆｉ、半導体抵抗素子を
加えることによっても伺ら影響されない。
ジスタの集積度（レイアラ））Ｆｉ、半導体抵抗素子を
加えることによっても伺ら影響されない。
次に本発明を添付図面を参照しながらその良好な一実施
例について具体的に説明しよう。第１図を参照するに、
そこには本発明に係る半導体装置の一実施例を示す断面
図が示されている８参照番号１は半導体基板であり、該
基板上にはソース又はドレイン２．！が形成されて込る
。ソース又はドレイン２．２′が形成された基板１上に
は不純物をセないフィールド絶縁ｊ１３ｔ−弁して不純
物を含んだ絶縁膜４が成長せしめられている８ンース又
はドレイン２のコンタクト部２ａの上方部からゲート電
極ｌＯの上方部にかけての半導体被膜の多結晶シリコン
膜６に拡散層５が形成されている。この拡散層５は、上
記の部分ではなくて、ソース又紘ドレイン２′のコンタ
クト部２．／の上方部からゲート電極１０の上方部にわ
九って設けられてもよいし、或いはその他の位置に設け
てもよく、その形成される位置を図面に示された一実施
例に限定する意図はないことは勿論である。拡散層５の
上には不純物を含む絶縁Ｊ１！４と共に拡散層５を形成
する為の多結晶シリコン＄６が成長形成されている。
例について具体的に説明しよう。第１図を参照するに、
そこには本発明に係る半導体装置の一実施例を示す断面
図が示されている８参照番号１は半導体基板であり、該
基板上にはソース又はドレイン２．！が形成されて込る
。ソース又はドレイン２．２′が形成された基板１上に
は不純物をセないフィールド絶縁ｊ１３ｔ−弁して不純
物を含んだ絶縁膜４が成長せしめられている８ンース又
はドレイン２のコンタクト部２ａの上方部からゲート電
極ｌＯの上方部にかけての半導体被膜の多結晶シリコン
膜６に拡散層５が形成されている。この拡散層５は、上
記の部分ではなくて、ソース又紘ドレイン２′のコンタ
クト部２．／の上方部からゲート電極１０の上方部にわ
九って設けられてもよいし、或いはその他の位置に設け
てもよく、その形成される位置を図面に示された一実施
例に限定する意図はないことは勿論である。拡散層５の
上には不純物を含む絶縁Ｊ１！４と共に拡散層５を形成
する為の多結晶シリコン＄６が成長形成されている。
絶縁膜４及び多結晶シリコン膜６の上には各部分を絶縁
するための酸化膜７が形成されておシ、それらの上には
アルミ電極組ＩＩ８が設けられている。
するための酸化膜７が形成されておシ、それらの上には
アルミ電極組ＩＩ８が設けられている。
尚参照番号９はアルミ−シリコン合金層である。
また本発明に於いて、不純物を含む絶縁膜４としてはシ
リコン酸化膜、シリコン窒化膜、アルミナ等を使用する
ことができるし、を丸鉄絶縁膜と共に拡散層５を形成す
る為に使用される半導体被膜として本実施例に於いては
多結晶シリコンが用いられているが、これの代ｂＫ多結
晶ゲルｗニウム。
リコン酸化膜、シリコン窒化膜、アルミナ等を使用する
ことができるし、を丸鉄絶縁膜と共に拡散層５を形成す
る為に使用される半導体被膜として本実施例に於いては
多結晶シリコンが用いられているが、これの代ｂＫ多結
晶ゲルｗニウム。
多結晶七しン、多結晶ガリウム、砒素等も使用すること
かできる。
かできる。
次に本発明の実施例に係る半導体装置の製造方法につい
て説明することにしよう。先づ半導体基板１上にＭＯＳ
）ランジスタを構成した後に、不純物を含んだ絶縁＠４
を成長せしめる。或いはソース又はドレイン領域２，２
′を形成し友後の不純物に応じて気相成長酸化膜７を被
着し、その後に比較的低温（例えば９００℃〜１０００
℃）で熱処理を行う。その結果不純物を含む絶縁膜４か
ら不純物が多結晶シリコン層６に拡散し拡散層５が形成
されると同時に、拡散層はコンタクト部２ａでソース又
はドレイン２と接触する。続いて絶縁用の酸化膜７を気
相成長させた後にその上にアルミ電極８を設け、かくし
て第１図に見られる如き構造を有する半導体装置が得ら
れる。
て説明することにしよう。先づ半導体基板１上にＭＯＳ
）ランジスタを構成した後に、不純物を含んだ絶縁＠４
を成長せしめる。或いはソース又はドレイン領域２，２
′を形成し友後の不純物に応じて気相成長酸化膜７を被
着し、その後に比較的低温（例えば９００℃〜１０００
℃）で熱処理を行う。その結果不純物を含む絶縁膜４か
ら不純物が多結晶シリコン層６に拡散し拡散層５が形成
されると同時に、拡散層はコンタクト部２ａでソース又
はドレイン２と接触する。続いて絶縁用の酸化膜７を気
相成長させた後にその上にアルミ電極８を設け、かくし
て第１図に見られる如き構造を有する半導体装置が得ら
れる。
本発明実施例は以上の如く構成されてお夛、上述の熱処
理時間及び温度を制御する事でその後に必要な熱処理は
ないので、再現性よくソース又はドレイン２とアルミ電
極８との間の拡散層から断抵抗層は他、の駆動ＭＯ８の
上にも形成することができる。更に又拡散工程時に拡散
層が自動的にソース又はドレインと結合され、コンタク
ト部との自動整合が可能となる。本発明を実用的なフリ
、プ７０ツブメモリ回路に適用すると約３割の面積縮少
が可能である。
理時間及び温度を制御する事でその後に必要な熱処理は
ないので、再現性よくソース又はドレイン２とアルミ電
極８との間の拡散層から断抵抗層は他、の駆動ＭＯ８の
上にも形成することができる。更に又拡散工程時に拡散
層が自動的にソース又はドレインと結合され、コンタク
ト部との自動整合が可能となる。本発明を実用的なフリ
、プ７０ツブメモリ回路に適用すると約３割の面積縮少
が可能である。
以上本発明はその良好な一実施例について説明されたが
、それは単なる例示的なものであって制限的意味を有す
るものではない。従ってζこで説明された実施例によっ
て前記した本願特許請求の範囲が限定されるものでない
ことは勿論である。
、それは単なる例示的なものであって制限的意味を有す
るものではない。従ってζこで説明された実施例によっ
て前記した本願特許請求の範囲が限定されるものでない
ことは勿論である。
第１図は本発明に係る半導体装置の一実施例を示す断面
図工ある。 図において、１は半導体基板％２はソース又はドレイン
、３は絶縁膜、４は不純物を含む絶縁膜、５Ｆｉ多結晶
中の不純物拡散層、６は多結晶シリコン膜、７は絶縁膜
、８はアルミ電極配線、９はアルミ−シリコン合金層、
１０はゲート電極である。
図工ある。 図において、１は半導体基板％２はソース又はドレイン
、３は絶縁膜、４は不純物を含む絶縁膜、５Ｆｉ多結晶
中の不純物拡散層、６は多結晶シリコン膜、７は絶縁膜
、８はアルミ電極配線、９はアルミ−シリコン合金層、
１０はゲート電極である。
Claims (3)
- （１）半導体基板に絶縁ゲート電界効果トランジスタを
設けた半導体装置において、該トランジスタのソース、
ドレイン領域の一方の領域に接続し絶Ｉｉ＆膜を介して
該トランジスタのゲート電極上まで延在した半導体素子
を有することを特徴とする半導体装置。 - （２）半導体基板に絶縁ゲート電界効果トランジスタを
設けた半導体装置において、絶＃膜を介して該トランジ
スタのゲート電極上に延在せる半導体素子を有し、該ゲ
ート電極上で該半導体素子は電極耐融に接続されている
ことを特徴とする半導体装置。 - （３）半導体基板に絶縁ゲート電界効果トランジスタを
設けた半導体装置において、該トランジスタのゲート電
極上に絶縁膜を介して半導体素子が設けられ、該半導体
素子はその一方の端部が低抵抗領域を介して前記半導体
基板Ｋｍ続し他方の端部が低抵抗領域を介して電極配置
ｓＫ接続されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57130784A JPS58121665A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57130784A JPS58121665A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49049477A Division JPS6037618B2 (ja) | 1974-05-02 | 1974-05-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58121665A true JPS58121665A (ja) | 1983-07-20 |
| JPH0237103B2 JPH0237103B2 (ja) | 1990-08-22 |
Family
ID=15042592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57130784A Granted JPS58121665A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58121665A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011254060A (ja) * | 2010-06-04 | 2011-12-15 | Sharp Corp | 半導体装置 |
-
1982
- 1982-07-26 JP JP57130784A patent/JPS58121665A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011254060A (ja) * | 2010-06-04 | 2011-12-15 | Sharp Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0237103B2 (ja) | 1990-08-22 |
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