JPH0237103B2 - - Google Patents
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- JPH0237103B2 JPH0237103B2 JP57130784A JP13078482A JPH0237103B2 JP H0237103 B2 JPH0237103 B2 JP H0237103B2 JP 57130784 A JP57130784 A JP 57130784A JP 13078482 A JP13078482 A JP 13078482A JP H0237103 B2 JPH0237103 B2 JP H0237103B2
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- JP
- Japan
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- semiconductor
- insulating film
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- transistor
- semiconductor device
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- 239000000758 substrate Substances 0.000 claims description 13
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- 238000009792 diffusion process Methods 0.000 description 12
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- 229910052782 aluminium Inorganic materials 0.000 description 4
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- Engineering & Computer Science (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置にかかり、とくに抵抗素子
を有する高集積度の半導体装置に関する。
を有する高集積度の半導体装置に関する。
在来たとえば抵抗素子を得るために種々の方法
及び装置が提案されているが、MOSメモリの様
な高集積度な半導体装置では半導体基板への低濃
度拡散による高抵抗層では面積的に大きな不利益
がありそのため絶縁ゲート電界効果トランジスタ
（以下MOSトランジスタという）そのものが負荷
として使用されている。しかしながらこの場合に
於いても、駆動MOSトランジスタと負荷MOSト
ランジスタとの抵抗比より回路的に決められ構成
上必要とされる負荷MOSトランジスタの大きさ
では駆動MOSトランジスタに比較し相当大きく
なり、やはり高集積度化に大きな障害となつてい
る。従つて高集積度化を達成するにはこの負荷を
駆動MOSに対して小さくするか或いは立体的配
置が必要になつてくる。
及び装置が提案されているが、MOSメモリの様
な高集積度な半導体装置では半導体基板への低濃
度拡散による高抵抗層では面積的に大きな不利益
がありそのため絶縁ゲート電界効果トランジスタ
（以下MOSトランジスタという）そのものが負荷
として使用されている。しかしながらこの場合に
於いても、駆動MOSトランジスタと負荷MOSト
ランジスタとの抵抗比より回路的に決められ構成
上必要とされる負荷MOSトランジスタの大きさ
では駆動MOSトランジスタに比較し相当大きく
なり、やはり高集積度化に大きな障害となつてい
る。従つて高集積度化を達成するにはこの負荷を
駆動MOSに対して小さくするか或いは立体的配
置が必要になつてくる。
しかしながら従来構造ではこの抵抗素子はトラ
ンジスタ形成領域すなわち活性領域の外部のフイ
ールド領域上に形成されていたので十分の高集積
化は計れなかつた。
ンジスタ形成領域すなわち活性領域の外部のフイ
ールド領域上に形成されていたので十分の高集積
化は計れなかつた。
本発明の目的は、かかる従来の欠点を除去し、
立体構造の集積度を向上しかつ信頼性の高い半導
体装置を提供することである。
立体構造の集積度を向上しかつ信頼性の高い半導
体装置を提供することである。
本発明の特徴は、半導体基板に絶縁ゲート電界
効果（MOS）トランジスタを設けた半導体装置
において、このトランジスタのゲート電極上に絶
縁膜を介して半導体素子たとえば半導体抵抗素子
を設け、この半導体素子をゲート電極上で電極配
線に接続した半導体装置にある。この半導体素子
はこのトランジスタのソース、ドレイン領域の一
方の領域に接続することができる。又この半導体
素子はその両端部が低抵抗領域を介してそれぞれ
半導体基板および電極配線に接続することができ
る。
効果（MOS）トランジスタを設けた半導体装置
において、このトランジスタのゲート電極上に絶
縁膜を介して半導体素子たとえば半導体抵抗素子
を設け、この半導体素子をゲート電極上で電極配
線に接続した半導体装置にある。この半導体素子
はこのトランジスタのソース、ドレイン領域の一
方の領域に接続することができる。又この半導体
素子はその両端部が低抵抗領域を介してそれぞれ
半導体基板および電極配線に接続することができ
る。
かかる構成により半導体素子たとえば抵抗素子
となり得る半導体被膜は半導体基板のトランジス
タ形成領域（活性領域）上にのみ位置させること
ができ、半導体基板は高い集積度を維持できる。
すなわち半導体基板に設けられるトランジスタの
トランジスタの集積度（レイアウト）は、半導体
抵抗素子を加えることによつても何ら影響されな
い。又、ゲート電極上で接続されるから、接続時
における半導体基板内の素子領域への影響は全く
考えなくてもよい。
となり得る半導体被膜は半導体基板のトランジス
タ形成領域（活性領域）上にのみ位置させること
ができ、半導体基板は高い集積度を維持できる。
すなわち半導体基板に設けられるトランジスタの
トランジスタの集積度（レイアウト）は、半導体
抵抗素子を加えることによつても何ら影響されな
い。又、ゲート電極上で接続されるから、接続時
における半導体基板内の素子領域への影響は全く
考えなくてもよい。
次に本発明を添付図面を参照しながらその良好
な一実施例について具体的に説明しよう。第１図
を参照するに、そこには本発明に係る半導体装置
の一実施例を示す断面図が示されている。参照番
号１は半導体基板であり、該基板上にはソース又
はドレイン２，２′が形成されている。ソース又
はドレイン２，２′が形成された基板１上には不
純物を含まないフイールド絶縁膜３を介して不純
物を含んだ絶縁膜４が成長せしめられている。ソ
ース又はドレイン２のコンタクト部２ａの上方部
からゲート電極１０の上方部にかけての半導体被
膜の多結晶シリコン膜６に拡散層が形成されてい
る。この拡散層５は、上記の部分ではなくて、ソ
ース又はドレイン２′のコンタクト部２a′の上方
部からゲート電極１０の上方部にわたつて設けら
れてもよいし、或いはその他の位置に設けてもよ
く、その形成される位置を図面に示された一実施
例に限定する意図はないことは勿論である。拡散
層５の上には不純物を含む絶縁膜４と共に拡散層
５を形成する為の多結晶シリコン膜６が成長形成
されている。絶縁膜４及び多結晶シリコン膜６の
上には各部分を絶縁するための酸化膜７が形成さ
れており、それらの上にはアルミ電極配線８が設
けられている。尚参照番号９はアルミ−シリコン
合金層である。また本発明に於いて、不純物を含
む絶縁膜４としてはシリコン酸化膜、シリコン窒
化膜、アルミナ等を使用することができるし、ま
た該絶縁膜と共に拡散層５を形成する為に使用さ
れる半導体被膜として本実施例に於いては多結晶
シリコンが用いられているが、これの代りに多結
晶ゲルマニウム、多結晶セレン、多結晶ガリウ
ム、砒素等も使用することができる。
な一実施例について具体的に説明しよう。第１図
を参照するに、そこには本発明に係る半導体装置
の一実施例を示す断面図が示されている。参照番
号１は半導体基板であり、該基板上にはソース又
はドレイン２，２′が形成されている。ソース又
はドレイン２，２′が形成された基板１上には不
純物を含まないフイールド絶縁膜３を介して不純
物を含んだ絶縁膜４が成長せしめられている。ソ
ース又はドレイン２のコンタクト部２ａの上方部
からゲート電極１０の上方部にかけての半導体被
膜の多結晶シリコン膜６に拡散層が形成されてい
る。この拡散層５は、上記の部分ではなくて、ソ
ース又はドレイン２′のコンタクト部２a′の上方
部からゲート電極１０の上方部にわたつて設けら
れてもよいし、或いはその他の位置に設けてもよ
く、その形成される位置を図面に示された一実施
例に限定する意図はないことは勿論である。拡散
層５の上には不純物を含む絶縁膜４と共に拡散層
５を形成する為の多結晶シリコン膜６が成長形成
されている。絶縁膜４及び多結晶シリコン膜６の
上には各部分を絶縁するための酸化膜７が形成さ
れており、それらの上にはアルミ電極配線８が設
けられている。尚参照番号９はアルミ−シリコン
合金層である。また本発明に於いて、不純物を含
む絶縁膜４としてはシリコン酸化膜、シリコン窒
化膜、アルミナ等を使用することができるし、ま
た該絶縁膜と共に拡散層５を形成する為に使用さ
れる半導体被膜として本実施例に於いては多結晶
シリコンが用いられているが、これの代りに多結
晶ゲルマニウム、多結晶セレン、多結晶ガリウ
ム、砒素等も使用することができる。
次に本発明の実施例に係る半導体装置の製造方
法について説明することにしよう。先づ半導体基
板１上にMOSトランジスタを構成した後に、不
純物を含んだ絶縁膜４を成長せしめる。或いはソ
ース又はドレイン領域２，２′を形成した後の不
純物ガラス層を除去せずに残しておき、コンタク
ト部２ａ，２a′を開口した後に半導体抵抗素子と
なる多結晶シリコン膜６を成長し、形状形成せし
める。次いで多結晶シリコン膜６上に必要に応じ
て気相成長酸化膜７を被着し、その後に比較的低
温（例えば900％〜1000℃）で熱処理を行う。そ
の結果不純物を含む絶縁膜４から不純物が多結晶
シリコン層６に拡散し拡散層５が形成されると同
時に、拡散層はコンタクト部２ａでソース又はド
レイン２と接触する。続いて絶縁用の酸化膜７を
気相成長させた後にその上にアルミ電極８を設
け、かくして第１図に見られる如き構造をする半
導体装置が得られる。
法について説明することにしよう。先づ半導体基
板１上にMOSトランジスタを構成した後に、不
純物を含んだ絶縁膜４を成長せしめる。或いはソ
ース又はドレイン領域２，２′を形成した後の不
純物ガラス層を除去せずに残しておき、コンタク
ト部２ａ，２a′を開口した後に半導体抵抗素子と
なる多結晶シリコン膜６を成長し、形状形成せし
める。次いで多結晶シリコン膜６上に必要に応じ
て気相成長酸化膜７を被着し、その後に比較的低
温（例えば900％〜1000℃）で熱処理を行う。そ
の結果不純物を含む絶縁膜４から不純物が多結晶
シリコン層６に拡散し拡散層５が形成されると同
時に、拡散層はコンタクト部２ａでソース又はド
レイン２と接触する。続いて絶縁用の酸化膜７を
気相成長させた後にその上にアルミ電極８を設
け、かくして第１図に見られる如き構造をする半
導体装置が得られる。
本発明実施例は以上の如く構成されており、上
述の熱処理時間及び温度を制御する事でその後に
必要な熱処理はないので、再現性よくソース又は
ドレイン２とアルミ電極８との間の拡散層から所
望の抵抗値が得られる。即ち本発明実施例ではこ
の抵抗値は半導体基板１の濃度及び多結晶シリコ
ン膜６の膜厚にのみ依存されずに決定され、又、
本発明に係る抵抗層は他の駆動MOSの上にも形
成することができる。更に又拡散工程時に拡散層
が自動的にソース又はドレインと結合され、コン
タクト部との自動整合が可能となる。本発明を実
用的なフリツプフロツプメモリ回路に適用すると
約３割の面積縮少が可能である。以上本発明はそ
の良好な一実施例について説明されたが、それは
単なる例示的なものであつて制限的意味を有する
ものではない。従つてここで説明された実施例に
よつて前記した本願特許請求の範囲が限定される
ものでないことは勿論である。
述の熱処理時間及び温度を制御する事でその後に
必要な熱処理はないので、再現性よくソース又は
ドレイン２とアルミ電極８との間の拡散層から所
望の抵抗値が得られる。即ち本発明実施例ではこ
の抵抗値は半導体基板１の濃度及び多結晶シリコ
ン膜６の膜厚にのみ依存されずに決定され、又、
本発明に係る抵抗層は他の駆動MOSの上にも形
成することができる。更に又拡散工程時に拡散層
が自動的にソース又はドレインと結合され、コン
タクト部との自動整合が可能となる。本発明を実
用的なフリツプフロツプメモリ回路に適用すると
約３割の面積縮少が可能である。以上本発明はそ
の良好な一実施例について説明されたが、それは
単なる例示的なものであつて制限的意味を有する
ものではない。従つてここで説明された実施例に
よつて前記した本願特許請求の範囲が限定される
ものでないことは勿論である。
第１図は本発明に係る半導体装置の一実施例を
示す断面図である。 図において、１は半導体基板、２はソース又は
ドレイン、３は絶縁膜、４は不純物を含む絶縁
膜、５は多結晶中の不純物拡散層、６は多結晶シ
リコン膜、７は絶縁膜、８はアルミ電極配線、９
はアルミ−シリコン合金層、１０はゲート電極で
ある。
示す断面図である。 図において、１は半導体基板、２はソース又は
ドレイン、３は絶縁膜、４は不純物を含む絶縁
膜、５は多結晶中の不純物拡散層、６は多結晶シ
リコン膜、７は絶縁膜、８はアルミ電極配線、９
はアルミ−シリコン合金層、１０はゲート電極で
ある。
Claims (1)
- １ 半導体基板に絶縁ゲート電界効果トランジス
タを設けた半導体装置において、該トランジスタ
のゲート電極上に第１の絶縁膜を介して半導体抵
抗素子と該半導体抵抗素子上に第２の絶縁膜が設
けられ、該半導体抵抗素子はその一方の端部が低
抵抗領域を介して前記電界効果トランジスタのソ
ースまたはドレインに接続し他方の端部が低抵抗
領域を介して該トランジスタのゲート電極上で該
第２の絶縁膜に設けられた開孔を介して電極配線
に接続されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57130784A JPS58121665A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57130784A JPS58121665A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49049477A Division JPS6037618B2 (ja) | 1974-05-02 | 1974-05-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58121665A JPS58121665A (ja) | 1983-07-20 |
| JPH0237103B2 true JPH0237103B2 (ja) | 1990-08-22 |
Family
ID=15042592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57130784A Granted JPS58121665A (ja) | 1982-07-26 | 1982-07-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58121665A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011254060A (ja) * | 2010-06-04 | 2011-12-15 | Sharp Corp | 半導体装置 |
-
1982
- 1982-07-26 JP JP57130784A patent/JPS58121665A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58121665A (ja) | 1983-07-20 |
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