JPS6181671A - 化合物半導体装置 - Google Patents
化合物半導体装置Info
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- JPS6181671A JPS6181671A JP59203115A JP20311584A JPS6181671A JP S6181671 A JPS6181671 A JP S6181671A JP 59203115 A JP59203115 A JP 59203115A JP 20311584 A JP20311584 A JP 20311584A JP S6181671 A JPS6181671 A JP S6181671A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
-
- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は圧電効果を呈する化合物半導体装置の素子配置
に関する。
に関する。
近年化合物半導体装置は珪素の後継機種として高速のス
タティックRAMや乗算器等の集積回路(IC)に用い
られるようになった。ICを構成する素子としてガリウ
ム砒素(GaAs)のMES−FET(Metal S
em1conductor−Field Effect
Tran−sistor)が多く用いられる。
タティックRAMや乗算器等の集積回路(IC)に用い
られるようになった。ICを構成する素子としてガリウ
ム砒素(GaAs)のMES−FET(Metal S
em1conductor−Field Effect
Tran−sistor)が多く用いられる。
ICを設計するに当たり、設計の自由度を大きくし、か
つ集積密度を増大させるために、ゲート方向(ゲート幅
の方向)の異なるFETを同時に用いることが望まれる
。
つ集積密度を増大させるために、ゲート方向(ゲート幅
の方向)の異なるFETを同時に用いることが望まれる
。
しかしながら、圧電効果を呈する化合物半導体において
は、特にゲート長が2μm以下のFETを用いた場合は
、以下に述べる圧電効果の素子特性への影響により、こ
の要望を充たすことを困デ「にしてきた。
は、特にゲート長が2μm以下のFETを用いた場合は
、以下に述べる圧電効果の素子特性への影響により、こ
の要望を充たすことを困デ「にしてきた。
例えば、(100)GaAs基板上にゲート方向が<0
11 >パ011〉のFET(以下それぞれ<OIT>
FET、<011> FETと呼ぶ)を同時に作成した
場合に、ゲート電極上およびその周辺に堆積された絶縁
膜の応力により誘起される圧電効果により、<otT
>F ETト<011> F ET−(:ハ’cO)特
性ニ反対の影響が及ぼされる。
11 >パ011〉のFET(以下それぞれ<OIT>
FET、<011> FETと呼ぶ)を同時に作成した
場合に、ゲート電極上およびその周辺に堆積された絶縁
膜の応力により誘起される圧電効果により、<otT
>F ETト<011> F ET−(:ハ’cO)特
性ニ反対の影響が及ぼされる。
例えば、前記の絶縁膜に二酸化珪素(SiOz)膜を用
いると、この膜は圧縮内部応力をもぢ、その膜厚の増加
とともにGaAs基板に及ぼす応力が増加し、<011
>FETに対してはに値(gmの電圧に依存しない因子
)、伝達コンダクタンス(gカ)が増加する方向に、か
つ闇値電圧のゲート長依存性がゲート長が短くなるにつ
れ正方向にシフトする方向に影響が及ぼされる。即ちソ
ース・ドレイン領域形成時に生ずる横方向拡がりにより
闇値電圧が負方向ヘシフトする効果を打ち消す方向に影
響を及ぼす。その結果FETの特性が向上し、闇値電圧
の制御性が向上する。
いると、この膜は圧縮内部応力をもぢ、その膜厚の増加
とともにGaAs基板に及ぼす応力が増加し、<011
>FETに対してはに値(gmの電圧に依存しない因子
)、伝達コンダクタンス(gカ)が増加する方向に、か
つ闇値電圧のゲート長依存性がゲート長が短くなるにつ
れ正方向にシフトする方向に影響が及ぼされる。即ちソ
ース・ドレイン領域形成時に生ずる横方向拡がりにより
闇値電圧が負方向ヘシフトする効果を打ち消す方向に影
響を及ぼす。その結果FETの特性が向上し、闇値電圧
の制御性が向上する。
<011>FETに対してはに値、gmが減少する方向
に、かつ闇値電圧のゲート長依存性がゲート長が短くな
るにつれ負方向にシフトする方向に影響が及ぼされる。
に、かつ闇値電圧のゲート長依存性がゲート長が短くな
るにつれ負方向にシフトする方向に影響が及ぼされる。
即ちソース・ドレイン領域形成時に生ずる横方向拡がり
により閾値電圧が負方向ヘシフトする効果を助長する方
向に影響を及ぼす。
により閾値電圧が負方向ヘシフトする効果を助長する方
向に影響を及ぼす。
その結果FETの特性が劣化し、闇値電圧の制御性が悪
くなる。
くなる。
、つぎに、前記の絶縁膜に窒化珪素(SiJt)膜を用
いると、この膜は引張内部応力をもち、その膜厚の増加
とともにGaAs基板に及ぼす応力が増加し、<011
>FETに対してはに値、g、が減少する方向に、かつ
闇値電圧のゲート長依存性がゲート長が短くなるにつれ
負方向にシフトする方向に影響が及ぼされる。即ちソー
ス・トレイン領域形成時に生ずる横方向拡がりにより闇
値電圧が負方向ヘシフトする効果を助長する方向に影響
を及ばず。
いると、この膜は引張内部応力をもち、その膜厚の増加
とともにGaAs基板に及ぼす応力が増加し、<011
>FETに対してはに値、g、が減少する方向に、かつ
闇値電圧のゲート長依存性がゲート長が短くなるにつれ
負方向にシフトする方向に影響が及ぼされる。即ちソー
ス・トレイン領域形成時に生ずる横方向拡がりにより闇
値電圧が負方向ヘシフトする効果を助長する方向に影響
を及ばず。
その結果FETの特性が劣化し、闇値電圧の制御性が悪
くなる。
くなる。
<011>FETに対してはに値、g、が増加する方向
に、かつ闇値電圧のゲート長依存性がゲート長が短くな
るにつれ正方向にシフトする方向に影響が及ぼされる。
に、かつ闇値電圧のゲート長依存性がゲート長が短くな
るにつれ正方向にシフトする方向に影響が及ぼされる。
即ちソース・ドレイン領域形成時に生ずる横方向拡がり
により闇値電圧が負方向ヘシフトする効果を打ち消す方
向に影響を及ぼす。
により闇値電圧が負方向ヘシフトする効果を打ち消す方
向に影響を及ぼす。
その結果FETの特性が向上し、闇値電圧の制御性が向
上する。
上する。
以上の理由により、(1’0O)GaAs基板上に良好
な特性を維持したまま、制御性よ< 、<011 >F
ETと<011> FETを同時に作成することが困
難であった。
な特性を維持したまま、制御性よ< 、<011 >F
ETと<011> FETを同時に作成することが困
難であった。
従って圧電効果を呈する化合物半導体集積回路のFET
の従来の配置例は、その上に被覆される絶縁膜の種類に
よりFETのゲート方向が、圧電効果により素子特性に
有利な影響を受ける方向になるよう1方向に揃えられて
いた。
の従来の配置例は、その上に被覆される絶縁膜の種類に
よりFETのゲート方向が、圧電効果により素子特性に
有利な影響を受ける方向になるよう1方向に揃えられて
いた。
第2図は従来例によるICの平面図である。
図において、(100) GaAs基板1上に、ゲート
方向を<011 >にしてFET2,3.4が配置され
ている。ここでGはゲート、Sはソース、Dはドレイン
を示す。この場合は各FETを覆う絶縁膜はSiO2膜
を用いる。
方向を<011 >にしてFET2,3.4が配置され
ている。ここでGはゲート、Sはソース、Dはドレイン
を示す。この場合は各FETを覆う絶縁膜はSiO2膜
を用いる。
従来例によると、2方向の素子配置ができないため、設
計の自由度は少なく、高集積化が困難であった。
計の自由度は少なく、高集積化が困難であった。
C問題点を解決するための手段〕
上記問題点の解決は、基板に形成された素子を覆う絶縁
膜の内部応力による圧電効果が素子特性に逆の影響を与
える方向にそれぞれ素子を形成し、それぞれの方向の素
子を反対の内部応力をもつ絶縁膜で覆ってなる本発明に
よる化合物半導体装置により達成される。
膜の内部応力による圧電効果が素子特性に逆の影響を与
える方向にそれぞれ素子を形成し、それぞれの方向の素
子を反対の内部応力をもつ絶縁膜で覆ってなる本発明に
よる化合物半導体装置により達成される。
圧電効果を呈する化合物半導体集積回路において、ゲー
ト方向の異なるFETを形成し、それぞれの方向のFE
Tに対して、圧電効果によりその特性が良くなるような
内部応力をもつ絶縁膜を選ぶことにより、ゲート方向に
制約されないでFETを配置することができる。
ト方向の異なるFETを形成し、それぞれの方向のFE
Tに対して、圧電効果によりその特性が良くなるような
内部応力をもつ絶縁膜を選ぶことにより、ゲート方向に
制約されないでFETを配置することができる。
第1図は本発明によるIcの平面図である。
図において、(100) GaAs基板1上に、ゲート
方向を<011 >にしてFET2,3が、ゲート方向
を<OIDにしてFET4が配置される。ここでGはゲ
ート、Sはソース、Dはドレインを示す。この場合はF
ET2,3を覆う絶縁膜は減圧CVDによる厚さ1〜1
.2 μmの5i02膜を、FET4を覆う絶縁膜はプ
ラズマCVDによる厚さ1〜1.2 μmのSi3Ng
膜を用いる。
方向を<011 >にしてFET2,3が、ゲート方向
を<OIDにしてFET4が配置される。ここでGはゲ
ート、Sはソース、Dはドレインを示す。この場合はF
ET2,3を覆う絶縁膜は減圧CVDによる厚さ1〜1
.2 μmの5i02膜を、FET4を覆う絶縁膜はプ
ラズマCVDによる厚さ1〜1.2 μmのSi3Ng
膜を用いる。
このようにしてく011〉FEヤの絶縁膜にはSiO□
を、<011>FETの絶縁膜にはSi3N4を用いる
ことにより、(100) GaAs基板上に同時に<0
11>FETとく旧1>FETを、特性を向上させかつ
制御性良く形成することができる。
を、<011>FETの絶縁膜にはSi3N4を用いる
ことにより、(100) GaAs基板上に同時に<0
11>FETとく旧1>FETを、特性を向上させかつ
制御性良く形成することができる。
以上詳細に説明したように本発明によれば、2方向の素
子配置ができ、設計の自由度は太き(なり、高集積化が
可能となる。
子配置ができ、設計の自由度は太き(なり、高集積化が
可能となる。
第1図は本発明によるICの平面図、
第2図は従来例によるICの平面図である。
図において、
1は(100)GaAs &板、
2、3.4はFET。
Gはゲート、Sはソース、Dはドレインを示す。
茅 (廚
第 21¥I
Claims (1)
- 基板に形成された素子を覆う絶縁膜の内部応力による
圧電効果が素子特性に逆の影響を与える方向にそれぞれ
素子を形成し、それぞれの方向の素子を反対の内部応力
をもつ絶縁膜で覆ってなることを特徴とする化合物半導
体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59203115A JPS6181671A (ja) | 1984-09-28 | 1984-09-28 | 化合物半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59203115A JPS6181671A (ja) | 1984-09-28 | 1984-09-28 | 化合物半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6181671A true JPS6181671A (ja) | 1986-04-25 |
Family
ID=16468645
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59203115A Pending JPS6181671A (ja) | 1984-09-28 | 1984-09-28 | 化合物半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6181671A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS635571A (ja) * | 1986-06-25 | 1988-01-11 | Nec Corp | 化合物半導体装置 |
JPS63240074A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | 半導体装置 |
JPH0231429A (ja) * | 1988-07-20 | 1990-02-01 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
-
1984
- 1984-09-28 JP JP59203115A patent/JPS6181671A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS635571A (ja) * | 1986-06-25 | 1988-01-11 | Nec Corp | 化合物半導体装置 |
JPS63240074A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | 半導体装置 |
JPH0231429A (ja) * | 1988-07-20 | 1990-02-01 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
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