JPS6037777A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6037777A JPS6037777A JP14701483A JP14701483A JPS6037777A JP S6037777 A JPS6037777 A JP S6037777A JP 14701483 A JP14701483 A JP 14701483A JP 14701483 A JP14701483 A JP 14701483A JP S6037777 A JPS6037777 A JP S6037777A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の構造に関する。特に、高集積化
されたＭ、 ＯＳ −Ｆ Ｅ ＴのＬＳＩの高速化にお
いて有効である。
されたＭ、 ＯＳ −Ｆ Ｅ ＴのＬＳＩの高速化にお
いて有効である。
従来、シリコンゲートを持つＭＯＳ 、 １１’ＥＴに
おいて、ゲート’ｒｉ￥極はリンまたはヒ累が注入され
た多結晶シリコンからＦ（ＩＬ ｆｊν、されているが
、ｈｓ工の微細化による多結晶シリコン抵抗（シート抵
抗約３００／口）の増大がＬ６１■の高速動作を防げて
いム−ＭＯＥＩ 、ＦＥＴの縮小什に伴いゲート雷極配
線も厚さ及び幅が縮小化されゲート電極配線抵抗は、同
一配線長の時縮小化した比の２乗に逆比例して抵抗が増
大する。このためゲート配線幅すなわちゲート・チャン
ネル長が２μｍ以下のＴＪ Ｓ工に赴いては多結晶シリ
コンに代わって高融点金Ｌ１または金属シリサイドを用
いる訊みもなされている。しかしながら茜融点金１４ま
たは金λ・１シリザイドを用いた場合、ＭＯＳ、ＦＫＴ
のゲート耐圧、特にゲートとドレイン間の耐圧が弱く、
シきい値４ｊｌ；圧のばらつきが多いという問題を残し
ている。
おいて、ゲート’ｒｉ￥極はリンまたはヒ累が注入され
た多結晶シリコンからＦ（ＩＬ ｆｊν、されているが
、ｈｓ工の微細化による多結晶シリコン抵抗（シート抵
抗約３００／口）の増大がＬ６１■の高速動作を防げて
いム−ＭＯＥＩ 、ＦＥＴの縮小什に伴いゲート雷極配
線も厚さ及び幅が縮小化されゲート電極配線抵抗は、同
一配線長の時縮小化した比の２乗に逆比例して抵抗が増
大する。このためゲート配線幅すなわちゲート・チャン
ネル長が２μｍ以下のＴＪ Ｓ工に赴いては多結晶シリ
コンに代わって高融点金Ｌ１または金属シリサイドを用
いる訊みもなされている。しかしながら茜融点金１４ま
たは金λ・１シリザイドを用いた場合、ＭＯＳ、ＦＫＴ
のゲート耐圧、特にゲートとドレイン間の耐圧が弱く、
シきい値４ｊｌ；圧のばらつきが多いという問題を残し
ている。
本発明は、かかる従来の欠点を取シ除き、低抵抗のゲー
ト電接配線から成り、安定（また電気特性を持つＭＯＳ
−ＦＥＴで構成されるＬ Ｓ工の提供を目的とする。本
発明による半導体装置は、ゲート電イ１×配線が、側面
が多結晶シリコンの熱酸化によるＳｉＯ２薄膜から成り
、表面が高融点金Ｆ（シリサイドから成る多結晶シリコ
ンで形成されることを特徴とする。
ト電接配線から成り、安定（また電気特性を持つＭＯＳ
−ＦＥＴで構成されるＬ Ｓ工の提供を目的とする。本
発明による半導体装置は、ゲート電イ１×配線が、側面
が多結晶シリコンの熱酸化によるＳｉＯ２薄膜から成り
、表面が高融点金Ｆ（シリサイドから成る多結晶シリコ
ンで形成されることを特徴とする。
以下、実施例を用いて説明する。
第１図は従来のＭＯＳ、ＦＥＴの断面図である。
シリコン基板１上には、素子方面ｆＳｉＯ□２で絶縁さ
れたＭ （Ｊ Ｓ 、 Ｆ Ｅ Ｔが形成される。従来
のＭＯＳ・ＦＥＴのゲート電極５は、多結晶シリコンか
ら成るが、素子の’８５ ｔｉｌｌ化に伴い抵抗が増大
しＬＳＩの動作速度に制限を−１−７える。またゲート
電極５に高融点金属、シリサイドを用いる方法も研死さ
れているが、この場合ゲー） Ｓ ｚ Ｏ２＃ ３と高
融点金属またはシリサイドの界ｉｉ’＋Ｉの安定性が悪
くウェーハ内Ｍ ＯＳ −Ｆ Ｅ Ｔのしきい値１１尤
圧のばらつきが大きくまたドレイン４とゲート電極５間
の耐圧が低い。
れたＭ （Ｊ Ｓ 、 Ｆ Ｅ Ｔが形成される。従来
のＭＯＳ・ＦＥＴのゲート電極５は、多結晶シリコンか
ら成るが、素子の’８５ ｔｉｌｌ化に伴い抵抗が増大
しＬＳＩの動作速度に制限を−１−７える。またゲート
電極５に高融点金属、シリサイドを用いる方法も研死さ
れているが、この場合ゲー） Ｓ ｚ Ｏ２＃ ３と高
融点金属またはシリサイドの界ｉｉ’＋Ｉの安定性が悪
くウェーハ内Ｍ ＯＳ −Ｆ Ｅ Ｔのしきい値１１尤
圧のばらつきが大きくまたドレイン４とゲート電極５間
の耐圧が低い。
２１３２図は、水元ｊｊｌｌによるＭ ＯＳ −Ｆ Ｅ
Ｔの断面図である。水元ψＪのＭＯＳ、ＦＥＴの特徴
はゲート’ｊｉＭ ＩＪｊ４の側面１１０が、多結晶シ
リコンの熱酸化ｊ；１４で囲Ｊ：れ、かつゲート電極表
面層１０９が金属シリザ・ｆドから成ることである。ソ
ース・ドレイン拡散層１０４表面の金属シリサイド１０
８は、ゲート電極表面の金属シリサイド層と同時に形成
可能である。本発明によるＭ ＯＳ −Ｆ Ｅ Ｔは、
素子分離５ｊ０２１０２で絶縁分離したシリコン基板１
０１上に、４１１１１面を５ｉ０２シ＠Ｂ：Ａ、” １
１ ’ ０で囲まれ表面にシリサイド１１０を持つ多結
晶シリコン】０５から成るゲート電極、ゲート酸化膜１
０３．不純物拡散層１０４と表面シリサイド層１０８か
ら成るソース・ドレイン及び層間箱５緑膜１０６を週択
的にスルー・ホールして接Ａ’ＡＩされるＡｌ配線１０
７からイ１イ／ｊ５５されて込る。
Ｔの断面図である。水元ψＪのＭＯＳ、ＦＥＴの特徴
はゲート’ｊｉＭ ＩＪｊ４の側面１１０が、多結晶シ
リコンの熱酸化ｊ；１４で囲Ｊ：れ、かつゲート電極表
面層１０９が金属シリザ・ｆドから成ることである。ソ
ース・ドレイン拡散層１０４表面の金属シリサイド１０
８は、ゲート電極表面の金属シリサイド層と同時に形成
可能である。本発明によるＭ ＯＳ −Ｆ Ｅ Ｔは、
素子分離５ｊ０２１０２で絶縁分離したシリコン基板１
０１上に、４１１１１面を５ｉ０２シ＠Ｂ：Ａ、” １
１ ’ ０で囲まれ表面にシリサイド１１０を持つ多結
晶シリコン】０５から成るゲート電極、ゲート酸化膜１
０３．不純物拡散層１０４と表面シリサイド層１０８か
ら成るソース・ドレイン及び層間箱５緑膜１０６を週択
的にスルー・ホールして接Ａ’ＡＩされるＡｌ配線１０
７からイ１イ／ｊ５５されて込る。
とのＭ ＯＳ 、 Ｆ Ｅ Ｔの構苛によれば、ゲー）
・１（ｉ極配絶抵抗は表面のシリサイド層１０９のため
従来の怖程度にな、すＬＳＩ１の高速化が可能になる。
・１（ｉ極配絶抵抗は表面のシリサイド層１０９のため
従来の怖程度にな、すＬＳＩ１の高速化が可能になる。
寸たゲート酸化膜１０３とゲート電極の界ｉ？ｉｊは、
多結晶シ１１コンとＳ２：Ｏ，、の安２ｉシた界面から
成り、安定した電気特性を示す。さらにドレイン１０４
゜１０８とゲート電極１０５ 、１０９は、熱酸化）４
すＩｇＸ ５ｉ０２１１０で完全に分ト］１１され１高
い耐圧を持つ。
多結晶シ１１コンとＳ２：Ｏ，、の安２ｉシた界面から
成り、安定した電気特性を示す。さらにドレイン１０４
゜１０８とゲート電極１０５ 、１０９は、熱酸化）４
すＩｇＸ ５ｉ０２１１０で完全に分ト］１１され１高
い耐圧を持つ。
従って本発明によるＭ ＯＳ −Ｂ’ Ｅ Ｔは、高い
ゲート膜耐圧を持ち、ばらつきの少ない安定した’ｔｉ
ｒ、気特性を示し、かつ、ゲー） ’ｒｌ’；＋ ４り
配線の低抵抗下を可能にする。
ゲート膜耐圧を持ち、ばらつきの少ない安定した’ｔｉ
ｒ、気特性を示し、かつ、ゲー） ’ｒｌ’；＋ ４り
配線の低抵抗下を可能にする。
以上説明したように本発明による半導体装置の構造は関
連ＶＬＳＩに卦いて有効な手段を提供する。
連ＶＬＳＩに卦いて有効な手段を提供する。
第１図：従来のＭＯ８ΦＦＥＴの断面同第２園二本発明
によるＭＯＳ、ＦＥＴの断面図１．３０２：シリコン基
板 ２，３０２：素子分１ｇ、５ｉｏ２３ 、１０３
：ゲート酸化膜 ４，１０４＝ソース・ドレイン拡散層
５，１０５：多結晶シリコンゲート電極 ６，１０６
：層間絶縁５ｊ０２ ７，１０７：Ａｌ配線 １０８：
：／−、’、−ドレイン・シリサイド層 １０９ ：ゲ
ート電イ板表面シリザイド層 １１０：ゲート電極側面
熱酸化Ｓ ＠ ０２ンｊ９ｊ逆。 以 上 出願人 株式会社諏訪精工舎 第１図 第２図
によるＭＯＳ、ＦＥＴの断面図１．３０２：シリコン基
板 ２，３０２：素子分１ｇ、５ｉｏ２３ 、１０３
：ゲート酸化膜 ４，１０４＝ソース・ドレイン拡散層
５，１０５：多結晶シリコンゲート電極 ６，１０６
：層間絶縁５ｊ０２ ７，１０７：Ａｌ配線 １０８：
：／−、’、−ドレイン・シリサイド層 １０９ ：ゲ
ート電イ板表面シリザイド層 １１０：ゲート電極側面
熱酸化Ｓ ＠ ０２ンｊ９ｊ逆。 以 上 出願人 株式会社諏訪精工舎 第１図 第２図
Claims (1)
- ッリョ、ゲートを持つＭＯＳ、ＦＥＴにおいて、ゲート
電極配線が、側面が熱酸化による５ｈｏ２薄膜から成シ
、表面がシリサイドから成る多結晶シリコンで形成され
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14701483A JPS6037777A (ja) | 1983-08-10 | 1983-08-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14701483A JPS6037777A (ja) | 1983-08-10 | 1983-08-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6037777A true JPS6037777A (ja) | 1985-02-27 |
Family
ID=15420590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14701483A Pending JPS6037777A (ja) | 1983-08-10 | 1983-08-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6037777A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10598392B2 (en) | 2012-06-12 | 2020-03-24 | Endless Solar Corporation Ltd | Solar energy system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55125649A (en) * | 1979-03-22 | 1980-09-27 | Nec Corp | Production of semiconductor integrated circuit |
| JPS5799775A (en) * | 1980-12-12 | 1982-06-21 | Toshiba Corp | Manufacture of semiconductor device |
-
1983
- 1983-08-10 JP JP14701483A patent/JPS6037777A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55125649A (en) * | 1979-03-22 | 1980-09-27 | Nec Corp | Production of semiconductor integrated circuit |
| JPS5799775A (en) * | 1980-12-12 | 1982-06-21 | Toshiba Corp | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10598392B2 (en) | 2012-06-12 | 2020-03-24 | Endless Solar Corporation Ltd | Solar energy system |
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