JPS62217654A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62217654A JPS62217654A JP61061246A JP6124686A JPS62217654A JP S62217654 A JPS62217654 A JP S62217654A JP 61061246 A JP61061246 A JP 61061246A JP 6124686 A JP6124686 A JP 6124686A JP S62217654 A JPS62217654 A JP S62217654A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明の半導体装置は、半導体ノｘ板上に第１のゲート
絶縁膜が形成され、該第１のゲート絶縁膜］二に第１の
多結前゛ｈ導体膜、シリサイド膜。
絶縁膜が形成され、該第１のゲート絶縁膜］二に第１の
多結前゛ｈ導体膜、シリサイド膜。
：５２の多結晶゛１導体膜からなる三層ａ造のゲート電
極が形成され、該ゲート電極上に第２のゲート絶縁膜が
形成され、１懐第２のゲート絶縁膜上に半導体膜が形成
されていることを特徴としている。
極が形成され、該ゲート電極上に第２のゲート絶縁膜が
形成され、１懐第２のゲート絶縁膜上に半導体膜が形成
されていることを特徴としている。
このようにゲート電極のシリサイド膜は第１の多結晶半
導体膜と第２の多結晶を導体膜によって挟まれて形成さ
れているので、第１のゲート絶縁膜と第２のゲート絶縁
膜の双方のゲート絶縁膜の耐圧の劣化を防１卜すること
ができる。
導体膜と第２の多結晶を導体膜によって挟まれて形成さ
れているので、第１のゲート絶縁膜と第２のゲート絶縁
膜の双方のゲート絶縁膜の耐圧の劣化を防１卜すること
ができる。
本発明は半導体製造方法に関するものであり。
更に詳しく芹えばゲート電極の］−側と下側の両方にゲ
ート絶縁膜が形成されるゲート電極の構造に関するもの
である。
ート絶縁膜が形成されるゲート電極の構造に関するもの
である。
第３図は、従来例に係るスタックド（積層）ＣＭＯ５構
造の半導体装置の断面図（［１経エレクトロニクスＰ２
５７．ｎｏ、３７９．１９８５゜１０ 、７）である０
図において３１はＰ型Ｓｉ基板、２はアイソレーション
川のフィールＦＳｔ（ｂｌ１２であり、３３はＰ型Ｓｉ
基板３１上に形成されるＦＥＴのゲートＳｉＯ？膜で
ある。また３４はゲート電極としての第１層多結晶Ｓｔ
Ｗ２，３５はゲート電極３４の上側に形成されるゲート
５Ｌ０２膜であり、３６は第２層の多結晶Ｓ１膜である
。
造の半導体装置の断面図（［１経エレクトロニクスＰ２
５７．ｎｏ、３７９．１９８５゜１０ 、７）である０
図において３１はＰ型Ｓｉ基板、２はアイソレーション
川のフィールＦＳｔ（ｂｌ１２であり、３３はＰ型Ｓｉ
基板３１上に形成されるＦＥＴのゲートＳｉＯ？膜で
ある。また３４はゲート電極としての第１層多結晶Ｓｔ
Ｗ２，３５はゲート電極３４の上側に形成されるゲート
５Ｌ０２膜であり、３６は第２層の多結晶Ｓ１膜である
。
このようにスタック）０ＭＯ５構造の半導体装置は、共
通電極として使用される電極の−Ｅ側にｐチャネルＦＥ
Ｔを形成し、また該電極の下側にｎチャネルＦＥＴを形
成するものであるから、高集植化がＯｆ能となる。
通電極として使用される電極の−Ｅ側にｐチャネルＦＥ
Ｔを形成し、また該電極の下側にｎチャネルＦＥＴを形
成するものであるから、高集植化がＯｆ能となる。
ところで、半導体基板上に形成されるＦＥＴのゲート電
極を抵抗値の低いシリサイド膜で形成することにより、
ＦＥＴの動作の高速化を図ることは知られており、また
ＭＦＥＴのゲート５ｔ０２１１！２の耐圧の劣化を防止
するため、該シリサイド膜とゲート５ｉ（ｈ膜との間に
多結晶Ｓ＋Ｗ２を形成することも知られている。
極を抵抗値の低いシリサイド膜で形成することにより、
ＦＥＴの動作の高速化を図ることは知られており、また
ＭＦＥＴのゲート５ｔ０２１１！２の耐圧の劣化を防止
するため、該シリサイド膜とゲート５ｉ（ｈ膜との間に
多結晶Ｓ＋Ｗ２を形成することも知られている。
しかしかかる構造の電極をスタックド
ＣＭＯＳ構造のような共通′電極として用いる場合に適
用すると、Ｓｔ、Ｉに、根板−に形成されるＦＥＴのゲ
ー）Ｓｉ０？膜の耐圧の劣化を防止することはできても
−に層の多結晶Ｓ１膜に形成されるＦＥＴのゲー）Ｓｉ
０２膜の耐圧の劣化を防止することはできない。
用すると、Ｓｔ、Ｉに、根板−に形成されるＦＥＴのゲ
ー）Ｓｉ０？膜の耐圧の劣化を防止することはできても
−に層の多結晶Ｓ１膜に形成されるＦＥＴのゲー）Ｓｉ
０２膜の耐圧の劣化を防止することはできない。
本発明はかかる従来の問題点に鑑みて創作されたもので
あり、上下両面に形成されるゲート絶縁膜のいずれに対
してもゲート絶縁膜の耐圧が良好で、かつ高速動作がＭ
１１な電極構造を備える半導体装置の提供を目的とす
る。
あり、上下両面に形成されるゲート絶縁膜のいずれに対
してもゲート絶縁膜の耐圧が良好で、かつ高速動作がＭ
１１な電極構造を備える半導体装置の提供を目的とす
る。
第１図は未発１１１の半導体装置の原理構成を示す断面
図である。１１は半導体基板であり、１２はその］二に
形成された第１のゲート絶縁膜である。
図である。１１は半導体基板であり、１２はその］二に
形成された第１のゲート絶縁膜である。
また１３は第１の多結晶半導体膜、１４はシリサイド膜
、１５は第２の多結晶半導体膜であり、これらの三層構
造の膜によってゲート電極が形成されている。１６は第
２のゲート絶縁膜であり、１７は半導体膜である。
、１５は第２の多結晶半導体膜であり、これらの三層構
造の膜によってゲート電極が形成されている。１６は第
２のゲート絶縁膜であり、１７は半導体膜である。
すなわち三層構造のゲート電極は、半導体基板ｌ上に作
成されるＦＥＴと半導体膜１７に形成されるＦＥＴの共
通の電極となっている。
成されるＦＥＴと半導体膜１７に形成されるＦＥＴの共
通の電極となっている。
本発明の半導体装置は三次元的にＦＥＴが形成されるも
のであるから高集植化が回部である。
のであるから高集植化が回部である。
またゲート電極の抵抗は多結晶半導体のみで構成される
ものより低いので、高速動作が可ｆｌである。
ものより低いので、高速動作が可ｆｌである。
さらにシリサイド膜４は第１の多結晶半導体膜３と第２
の多結晶半導体１模４との間に挟み込まれるので、第１
のゲート絶縁膜および第２のゲート絶縁膜の双方の耐圧
の劣化を防止することがｉｌＦ 濠となる。
の多結晶半導体１模４との間に挟み込まれるので、第１
のゲート絶縁膜および第２のゲート絶縁膜の双方の耐圧
の劣化を防止することがｉｌＦ 濠となる。
次に図を参照しながら本発明の実施例について説明する
。第２図（ａ）〜（ｈ）は本発明の電極′構造を備える
ＦＥＴの製造工程を示す断面図である。
。第２図（ａ）〜（ｈ）は本発明の電極′構造を備える
ＦＥＴの製造工程を示す断面図である。
（１）第２図（ａ）は公知のプロセスにより形成される
゛ト導体装置の断面図であり、２１はＰ型Ｓｉ 基板、
２２はＬＯＣＯ３法により形成されるアイソレーション
川の厚いフィールドｓ、ｏ、Ｈ。
゛ト導体装置の断面図であり、２１はＰ型Ｓｉ 基板、
２２はＬＯＣＯ３法により形成されるアイソレーション
川の厚いフィールドｓ、ｏ、Ｈ。
２３は膜厚が約５０ＯＡのゲートＳｉ ０２膜である。
（２）次にＣＶＤ技術により膜厚的１５００Ａの多結晶
５１膜を形成し、ざらにＣＶＤ技術又はスパッタ技術に
より膜厚的２００ＯＡのＭＯＳｉ２膜を形成する。なお
、ＭｏＳｔｚ膜のほかＷＳｉ７膜２やＴ１５ｉｚ膜など
のその他のシリサイド膜であってもよい１次いでＣＶＤ
技術により多結晶Ｓｌ膜を結成した後にパターニングす
ることにより、同図（ｂ）に示すようなＭｏ５ｔ２１ａ
２５を多結晶５ｉｌｌ；２４．２６によって挟む三層
構造のゲート電極を形成する。
５１膜を形成し、ざらにＣＶＤ技術又はスパッタ技術に
より膜厚的２００ＯＡのＭＯＳｉ２膜を形成する。なお
、ＭｏＳｔｚ膜のほかＷＳｉ７膜２やＴ１５ｉｚ膜など
のその他のシリサイド膜であってもよい１次いでＣＶＤ
技術により多結晶Ｓｌ膜を結成した後にパターニングす
ることにより、同図（ｂ）に示すようなＭｏ５ｔ２１ａ
２５を多結晶５ｉｌｌ；２４．２６によって挟む三層
構造のゲート電極を形成する。
（３）次いでＣＶＤ技術によりｊ模厚約２００ＯＡの５
ｉ０２膜を形成した後に異状性エツチングにより該Ｓ＋
０２１１２を除去することにより、同図（Ｃ）に示すよ
うに、ゲート電極の側壁にゲー）Ｓｉ０２膜２３より厚
い５１０２膜２７を形成する。
ｉ０２膜を形成した後に異状性エツチングにより該Ｓ＋
０２１１２を除去することにより、同図（Ｃ）に示すよ
うに、ゲート電極の側壁にゲー）Ｓｉ０２膜２３より厚
い５１０２膜２７を形成する。
（４）次に同図（ｄ）に示すように、熱酸化することに
より多結晶Ｓ１膜２６の表面およびＰｆｉＳｌＪ、！ｌ
ｉ板２１の表面にそれぞれＶ質の良好な１模厚約５０Ｏ
Ａの５１０２膜２８．２９を形成する。
より多結晶Ｓ１膜２６の表面およびＰｆｉＳｌＪ、！ｌ
ｉ板２１の表面にそれぞれＶ質の良好な１模厚約５０Ｏ
Ａの５１０２膜２８．２９を形成する。
（５）次いで同図（ｅ）に示すように、ヒ素イオン（Ａ
ｓ・）を打ち込んでソース・ドレインとしてのＮ型不純
物領域２１１を形成する。
ｓ・）を打ち込んでソース・ドレインとしてのＮ型不純
物領域２１１を形成する。
（８）次いでドレイン側のＮ型不純物領域２１１の部分
の５１２１膜２９をエツチングして同図（ｆ）に示すよ
うに開口部２１２を形成する。
の５１２１膜２９をエツチングして同図（ｆ）に示すよ
うに開口部２１２を形成する。
（７）次に同図（ｇ）に示すように、比較的濃度の低い
リンドープのＮ型多結晶Ｓｔ膜２１３を形成する。
リンドープのＮ型多結晶Ｓｔ膜２１３を形成する。
（８）次いで同図（ｈ）に示すように、ＮＪｆｉ多結晶
５ｉｌＥａ２１３に選択的にポロンをドープし、ソース
・ドレインとしてのＰ型不純物領域２１４を形成する。
５ｉｌＥａ２１３に選択的にポロンをドープし、ソース
・ドレインとしてのＰ型不純物領域２１４を形成する。
このように本発明の実施例に係るスタックドＣＭＯ３構
造の゛ト導体装置の電極は低抵抗値のＭｏ５ｕ ｌｌ’
２２５を多結晶Ｓｉ膜２４．２６によッテ挟む構造をし
ているので、ゲート電極の低抵抗化によってＦＥＴの高
速動作が可能であることともに、ゲート亀Ｑ２１１Ｑ２
３ 、２８の耐圧の劣化の防止によってＦＥＴの信頼度
の向上を図ることができる。 また電極の側壁はゲート
５ｉ０１ｔ！Ｊ ２３ 。
造の゛ト導体装置の電極は低抵抗値のＭｏ５ｕ ｌｌ’
２２５を多結晶Ｓｉ膜２４．２６によッテ挟む構造をし
ているので、ゲート電極の低抵抗化によってＦＥＴの高
速動作が可能であることともに、ゲート亀Ｑ２１１Ｑ２
３ 、２８の耐圧の劣化の防止によってＦＥＴの信頼度
の向上を図ることができる。 また電極の側壁はゲート
５ｉ０１ｔ！Ｊ ２３ 。
ｚ８よりも厚い５１０２膜２７によって被覆しているノ
テ、ＭＯＳｉ２膜とＰ型多結晶Ｓ、ｗ２２１３との間に
耐圧劣化防止用の多結晶ＳＩ膜が形成されていなくても
ゲート５ｉ０２膜の耐圧（劣化していないときの耐圧）
よりも大きくすることがＴｑ能である。
テ、ＭＯＳｉ２膜とＰ型多結晶Ｓ、ｗ２２１３との間に
耐圧劣化防止用の多結晶ＳＩ膜が形成されていなくても
ゲート５ｉ０２膜の耐圧（劣化していないときの耐圧）
よりも大きくすることがＴｑ能である。
なお実施例では多結晶Ｓ１膜２１３にＦＥＴを形成する
場合について述べたが、単結晶化Ｓｉ膜にＦＥＴを形成
する場合にも適用可崩である。
場合について述べたが、単結晶化Ｓｉ膜にＦＥＴを形成
する場合にも適用可崩である。
以上説明したように、本発明によればゲー） ’１ｌｌ
ｊ極はシリサイド膜を有しているので、抵抗が低く高速
動作が可山である。また該シリサイド膜は多結晶゛ト導
体膜によって挟まれているので、上側と下側の両面にゲ
ート絶縁膜を形成する場合にも双方のゲート絶縁膜の耐
圧の劣化を防止することができる。
ｊ極はシリサイド膜を有しているので、抵抗が低く高速
動作が可山である。また該シリサイド膜は多結晶゛ト導
体膜によって挟まれているので、上側と下側の両面にゲ
ート絶縁膜を形成する場合にも双方のゲート絶縁膜の耐
圧の劣化を防止することができる。
第１図は本発明の原理構成を示す断面図、第２図は本発
明の電極構造を備えるＦＥＴの製造工程を示す断面図。 第３図は従来例を説’Ｊ１する断面図である。 （０号の説ＩＪ ） 第１図において １１・・パト導体ノ＾板。 １２・・・第１のゲート絶縁膜、 １３・・・第１の多結晶半導体膜、 １４・・・シリサイド１浸、 １５・・・第２の多結晶半導体膜、 １６・−・第２のゲート絶縁膜、 １７ 半導体膜。 第２図おいて、 ２１・・・Ｐ型Ｓｉ基板、 ２２．２３．２７．２８．２９・・・Ｓ１０？膜、２４
．２６・・・多結晶Ｓ、膜。 ２５ ＝ｌＩｏＳｉ２膜。 ２１１・・・Ｎ型不純物領域、 ２１２・・・開口部 ２１３・・・Ｎ型多鮎品ＳＩ膜、 ２１４・・・Ｐ型不純物領域。 代理人 弁理士 ノド桁 貞− 本％Ｉｔ肚層、理積べ圀 １図 ごとｉジＪ１ミイＩす／）断面図 第３図 孕） （Ｃ） ２ト５食ら日月６）駕にｊ台ジイレリ囚第 ２ 図（で
の１） ｃｄ＞ ｔｅ） （Ｊ） ネネそジ日肋１（う均一４７す［ａ 第２図（その別 （（：Ｉｉ） ／￥濁り角め喫液夛１」図 第２図後、７）３）
明の電極構造を備えるＦＥＴの製造工程を示す断面図。 第３図は従来例を説’Ｊ１する断面図である。 （０号の説ＩＪ ） 第１図において １１・・パト導体ノ＾板。 １２・・・第１のゲート絶縁膜、 １３・・・第１の多結晶半導体膜、 １４・・・シリサイド１浸、 １５・・・第２の多結晶半導体膜、 １６・−・第２のゲート絶縁膜、 １７ 半導体膜。 第２図おいて、 ２１・・・Ｐ型Ｓｉ基板、 ２２．２３．２７．２８．２９・・・Ｓ１０？膜、２４
．２６・・・多結晶Ｓ、膜。 ２５ ＝ｌＩｏＳｉ２膜。 ２１１・・・Ｎ型不純物領域、 ２１２・・・開口部 ２１３・・・Ｎ型多鮎品ＳＩ膜、 ２１４・・・Ｐ型不純物領域。 代理人 弁理士 ノド桁 貞− 本％Ｉｔ肚層、理積べ圀 １図 ごとｉジＪ１ミイＩす／）断面図 第３図 孕） （Ｃ） ２ト５食ら日月６）駕にｊ台ジイレリ囚第 ２ 図（で
の１） ｃｄ＞ ｔｅ） （Ｊ） ネネそジ日肋１（う均一４７す［ａ 第２図（その別 （（：Ｉｉ） ／￥濁り角め喫液夛１」図 第２図後、７）３）
Claims (2)
- （１）半導体基板上に第１のゲート絶縁膜が形成され、
該第１のゲート絶縁膜上に第１の多結晶半導体膜、シリ
サイド膜、第２の多結晶半導体膜からなる三層構造のゲ
ート電極が形成され、該ゲート電極上に第２のゲート絶
縁膜が形成され、該第２のゲート絶縁膜上に半導体膜が
形成されていることを特徴とする半導体装置。 - （２）前記ゲート電極の側壁には前記第１、第２の絶縁
膜よりも厚い第３の絶縁膜が形成されていることを特徴
とする特許請求の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61061246A JPH0770607B2 (ja) | 1986-03-19 | 1986-03-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61061246A JPH0770607B2 (ja) | 1986-03-19 | 1986-03-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62217654A true JPS62217654A (ja) | 1987-09-25 |
| JPH0770607B2 JPH0770607B2 (ja) | 1995-07-31 |
Family
ID=13165680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61061246A Expired - Fee Related JPH0770607B2 (ja) | 1986-03-19 | 1986-03-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770607B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0247870A (ja) * | 1988-08-10 | 1990-02-16 | Nec Corp | 半導体装置の製造方法 |
| JPH02260654A (ja) * | 1989-03-31 | 1990-10-23 | Sony Corp | Ｃｍｏｓの製法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115860A (ja) * | 1985-09-10 | 1987-05-27 | テキサス インスツルメンツ インコ−ポレイテツド | 縦方向に集積化した半導体装置を形成する方法 |
-
1986
- 1986-03-19 JP JP61061246A patent/JPH0770607B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62115860A (ja) * | 1985-09-10 | 1987-05-27 | テキサス インスツルメンツ インコ−ポレイテツド | 縦方向に集積化した半導体装置を形成する方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0247870A (ja) * | 1988-08-10 | 1990-02-16 | Nec Corp | 半導体装置の製造方法 |
| JPH02260654A (ja) * | 1989-03-31 | 1990-10-23 | Sony Corp | Ｃｍｏｓの製法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770607B2 (ja) | 1995-07-31 |
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