JPH04241453A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH04241453A JPH04241453A JP3002953A JP295391A JPH04241453A JP H04241453 A JPH04241453 A JP H04241453A JP 3002953 A JP3002953 A JP 3002953A JP 295391 A JP295391 A JP 295391A JP H04241453 A JPH04241453 A JP H04241453A
- Authority
- JP
- Japan
- Prior art keywords
- protective film
- transistor group
- transistor
- film
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 23
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 16
- 150000001875 compounds Chemical class 0.000 claims abstract description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 5
- 230000001681 protective effect Effects 0.000 claims description 46
- 238000000034 method Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 description 10
- 229910052681 coesite Inorganic materials 0.000 description 9
- 229910052906 cristobalite Inorganic materials 0.000 description 9
- 239000000377 silicon dioxide Substances 0.000 description 9
- 235000012239 silicon dioxide Nutrition 0.000 description 9
- 229910052682 stishovite Inorganic materials 0.000 description 9
- 229910052905 tridymite Inorganic materials 0.000 description 9
- 229910007277 Si3 N4 Inorganic materials 0.000 description 7
- 230000008569 process Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関する。化合物半導体はシリコンにない種々の利
点をもっている。特にＧａＡｓＩＣはその高速性により
，次世代スーパーコンピュータへの搭載が期待されてい
る。
方法に関する。化合物半導体はシリコンにない種々の利
点をもっている。特にＧａＡｓＩＣはその高速性により
，次世代スーパーコンピュータへの搭載が期待されてい
る。
【０００２】しかし，化合物半導体特有の欠点もあり，
例えば，圧電効果はその１つである。即ち，ＧａＡｓＩ
Ｃの場合，ＦＥＴ（電界効果トランジスタ）の特性が圧
電効果のため，そのゲート方位により大きく変わってし
まう。
例えば，圧電効果はその１つである。即ち，ＧａＡｓＩ
Ｃの場合，ＦＥＴ（電界効果トランジスタ）の特性が圧
電効果のため，そのゲート方位により大きく変わってし
まう。
【０００３】このことが設計の自由度，特性向上を妨げ
ており，その解決が要求される。
ており，その解決が要求される。
【０００４】
【従来の技術】従来，ＧａＡｓＩＣでは圧電効果をトラ
ンジスタ特性の向上に利用していることが多い。例えば
，（１００）面を主面とするＧａＡｓ基板を用い，引張
応力を有する保護膜（パッシベーション膜）を用いる時
，ＦＥＴのゲート方位（チャネル方向）を［ ０ １
−１ ］とすると，ショートチャネル効果を抑制できる
ため，全てのゲート方位を［ ０ １ −１ ］として
いる。
ンジスタ特性の向上に利用していることが多い。例えば
，（１００）面を主面とするＧａＡｓ基板を用い，引張
応力を有する保護膜（パッシベーション膜）を用いる時
，ＦＥＴのゲート方位（チャネル方向）を［ ０ １
−１ ］とすると，ショートチャネル効果を抑制できる
ため，全てのゲート方位を［ ０ １ −１ ］として
いる。
【０００５】従って，設計上の都合により，それぞれ，
ゲート方位の異なるＦＥＴを配置したい場合，ゲート方
位の異なるＦＥＴでは特性も異なり問題が生じる。即ち
，［ ０ １ −１ ］方位ゲートのＦＥＴは特性が良
いが，９０°回転させた［ ０ １ １ ］ 方位ゲー
トのＦＥＴは著しく特性が悪いといった事が起こる。
ゲート方位の異なるＦＥＴを配置したい場合，ゲート方
位の異なるＦＥＴでは特性も異なり問題が生じる。即ち
，［ ０ １ −１ ］方位ゲートのＦＥＴは特性が良
いが，９０°回転させた［ ０ １ １ ］ 方位ゲー
トのＦＥＴは著しく特性が悪いといった事が起こる。
【０００６】互いに直交するゲート方位を有する２種類
のＦＥＴだけの場合，［ ０ １ ０ ］ 方位と［
０ ０ −１ ］方位にゲートを配置すれば圧電効果フ
リーとなり，両者のＦＥＴ特性は同じくなるが，［ ０
１ −１ ］方位ゲートに比べ，特性は悪くなる。ま
た３種類以上の方位のゲートを配置しようとすると，や
はり問題が起こってしまう。
のＦＥＴだけの場合，［ ０ １ ０ ］ 方位と［
０ ０ −１ ］方位にゲートを配置すれば圧電効果フ
リーとなり，両者のＦＥＴ特性は同じくなるが，［ ０
１ −１ ］方位ゲートに比べ，特性は悪くなる。ま
た３種類以上の方位のゲートを配置しようとすると，や
はり問題が起こってしまう。
【０００７】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，基板上にゲート方位の異なる複数種のＦＥＴが存
在したとしても，全てのＦＥＴが同じ特性を示す構造の
半導体装置及びその製造方法を提供することを目的とす
る。
鑑み，基板上にゲート方位の異なる複数種のＦＥＴが存
在したとしても，全てのＦＥＴが同じ特性を示す構造の
半導体装置及びその製造方法を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】図１は本発明の半導体装
置を説明するための断面図，図２及び図３は実施例を示
す工程順断面図である。
置を説明するための断面図，図２及び図３は実施例を示
す工程順断面図である。
【０００９】上記課題は，化合物半導体基板１に形成さ
れた複数の第１種のトランジスタからなる第１のトラン
ジスタ群及び複数の第２種のトランジスタからなる第２
のトランジスタ群を含み，該第１のトランジスタ群は第
１の保護膜５で覆われ，且つ該第２のトランジスタ群は
第２の保護膜６で覆われてなり，且つ該第１の保護膜５
及び該第２の保護膜６は該第１のトランジスタ群及び該
第２のトランジスタ群の圧電現象を均一に生じせしめる
ように互いにその構成を異にする半導体装置によって解
決される。
れた複数の第１種のトランジスタからなる第１のトラン
ジスタ群及び複数の第２種のトランジスタからなる第２
のトランジスタ群を含み，該第１のトランジスタ群は第
１の保護膜５で覆われ，且つ該第２のトランジスタ群は
第２の保護膜６で覆われてなり，且つ該第１の保護膜５
及び該第２の保護膜６は該第１のトランジスタ群及び該
第２のトランジスタ群の圧電現象を均一に生じせしめる
ように互いにその構成を異にする半導体装置によって解
決される。
【００１０】また，前記第１種のトランジスタは（１０
０）面を主面とするＧａＡｓ基板１に形成された［ ０
１ １ ］ 方位ゲート３を有し，前記第２種のトラ
ンジスタは該ＧａＡｓ基板１に形成された［ ０ １
−１ ］方位ゲート４を有し，前記第１の保護膜５は酸
化シリコン膜であり，前記第２の保護膜６は窒化シリコ
ン膜である半導体装置によって解決される。
０）面を主面とするＧａＡｓ基板１に形成された［ ０
１ １ ］ 方位ゲート３を有し，前記第２種のトラ
ンジスタは該ＧａＡｓ基板１に形成された［ ０ １
−１ ］方位ゲート４を有し，前記第１の保護膜５は酸
化シリコン膜であり，前記第２の保護膜６は窒化シリコ
ン膜である半導体装置によって解決される。
【００１１】また，化合物半導体基板１に複数の第１種
のトランジスタからなる第１のトランジスタ群及び複数
の第２種のトランジスタからなる第２のトランジスタ群
を形成する工程と，全面に第１の保護膜５を形成した後
，マスクを用いて該第２のトランジスタ群上の該第１の
保護膜５をエッチングして除去し，該第１のトランジス
タ群上に該第１の保護膜５を残す工程と，全面に第２の
保護膜６を形成した後，マスクを用いて該第１のトラン
ジスタ群上の該第２の保護膜６をエッチングして除去し
，該第２のトランジスタ群上に該第２の保護膜６を残す
工程とを有する半導体装置の製造方法によって解決され
る。
のトランジスタからなる第１のトランジスタ群及び複数
の第２種のトランジスタからなる第２のトランジスタ群
を形成する工程と，全面に第１の保護膜５を形成した後
，マスクを用いて該第２のトランジスタ群上の該第１の
保護膜５をエッチングして除去し，該第１のトランジス
タ群上に該第１の保護膜５を残す工程と，全面に第２の
保護膜６を形成した後，マスクを用いて該第１のトラン
ジスタ群上の該第２の保護膜６をエッチングして除去し
，該第２のトランジスタ群上に該第２の保護膜６を残す
工程とを有する半導体装置の製造方法によって解決され
る。
【００１２】
【作用】第１種のトランジスタ及び第２種のトランジス
タの特性に及ぼす圧電効果はトランジスタのゲート方位
（チャネル方向の結晶方位）により変化し，また，素子
を覆う保護膜から受ける応力によって変化する。そこで
，トランジスタのゲート方位によってその上に形成する
保護膜の種類と厚さを選ぶことにより，ゲートに与える
応力の種類（引張応力か圧縮応力）及びその大きさを調
節し，トランジスタに及ぼす圧電効果を調節することが
可能となり，全てのトランジスタの特性を同一にするこ
とが可能となる。
タの特性に及ぼす圧電効果はトランジスタのゲート方位
（チャネル方向の結晶方位）により変化し，また，素子
を覆う保護膜から受ける応力によって変化する。そこで
，トランジスタのゲート方位によってその上に形成する
保護膜の種類と厚さを選ぶことにより，ゲートに与える
応力の種類（引張応力か圧縮応力）及びその大きさを調
節し，トランジスタに及ぼす圧電効果を調節することが
可能となり，全てのトランジスタの特性を同一にするこ
とが可能となる。
【００１３】例えば，（１００）面を主面とするＧａＡ
ｓ基板１に形成された［ ０ １ １ ］ 方位ゲート
３を持つＥＦＴ上には引張応力を持つ保護膜として，例
えば酸化シリコン膜５を形成し，（１００）面を主面と
するＧａＡｓ基板１に形成された［ ０ １ −１ ］
方位ゲート４を持つＥＦＴ上には圧縮応力を持つ保護膜
，例えば窒化シリコン膜６を形成するようにする。そし
て，酸化シリコン膜５と窒化シリコン膜６の厚さを調整
することにより，［ ０ １ １ ］ 方位ゲート３を
もつＥＦＴと［ ０ １ −１ ］方位ゲート４をもつ
ＥＦＴの特性を同一にすることができる。
ｓ基板１に形成された［ ０ １ １ ］ 方位ゲート
３を持つＥＦＴ上には引張応力を持つ保護膜として，例
えば酸化シリコン膜５を形成し，（１００）面を主面と
するＧａＡｓ基板１に形成された［ ０ １ −１ ］
方位ゲート４を持つＥＦＴ上には圧縮応力を持つ保護膜
，例えば窒化シリコン膜６を形成するようにする。そし
て，酸化シリコン膜５と窒化シリコン膜６の厚さを調整
することにより，［ ０ １ １ ］ 方位ゲート３を
もつＥＦＴと［ ０ １ −１ ］方位ゲート４をもつ
ＥＦＴの特性を同一にすることができる。
【００１４】３種類以上のトランジスタがあっても，任
意の２種類について上述のことが成り立つから，全ての
トランジスタの特性を同一にすることが可能となる。製
造プロセスにおいて，トランジスタに残留する内部応力
の種類と大きさは，保護膜の種類，膜厚，成長方法など
を選択することにより，変えることができるので，ゲー
ト方位を多方向に配置したＩＣであっても，全てのＦＥ
Ｔの特性を同一にすることができる。
意の２種類について上述のことが成り立つから，全ての
トランジスタの特性を同一にすることが可能となる。製
造プロセスにおいて，トランジスタに残留する内部応力
の種類と大きさは，保護膜の種類，膜厚，成長方法など
を選択することにより，変えることができるので，ゲー
ト方位を多方向に配置したＩＣであっても，全てのＦＥ
Ｔの特性を同一にすることができる。
【００１５】そのような保護膜を形成する方法として，
全面に第１の保護膜５を形成した後，マスクを用いて第
２のトランジスタ群上の第１の保護膜５をエッチングし
て除去し，第１のトランジスタ群上に第１の保護膜５を
残し，同様にして，第２のトランジスタ群上に第２の保
護膜６を残すようにすればよい。
全面に第１の保護膜５を形成した後，マスクを用いて第
２のトランジスタ群上の第１の保護膜５をエッチングし
て除去し，第１のトランジスタ群上に第１の保護膜５を
残し，同様にして，第２のトランジスタ群上に第２の保
護膜６を残すようにすればよい。
【００１６】
【実施例】図２（ａ） 〜（ｄ） 及び図３（ｅ） 〜
（ｇ） は実施例を示す工程順断面図で，ＧａＡｓ基板
に［ ０ １ １ ］ 方位ゲートを持つＦＥＴ群と，
［ ０ １ −１ ］方位ゲートを持つＦＥＴ群を形成
する工程順断面図である。以下，これらの図を参照しな
がら説明する。
（ｇ） は実施例を示す工程順断面図で，ＧａＡｓ基板
に［ ０ １ １ ］ 方位ゲートを持つＦＥＴ群と，
［ ０ １ −１ ］方位ゲートを持つＦＥＴ群を形成
する工程順断面図である。以下，これらの図を参照しな
がら説明する。
【００１７】図２（ａ） 参照
（１００）面を主面とするＧａＡｓ基板１の素子領域に
Ｓｉをイオン注入し，活性化アニールを行い，Ｎ型の動
作層２Ａ， ２Ｂを形成する。動作層２Ａは［ ０ １
１ ］ 方位ゲートを持つＦＥＴ群を形成する場所で
あり，動作層２Ｂは［ ０ １ −１ ］方位ゲートを
持つＦＥＴ群を形成する場所である。図にはそれぞれ１
箇のＦＥＴを形成する場所だけ示している。
Ｓｉをイオン注入し，活性化アニールを行い，Ｎ型の動
作層２Ａ， ２Ｂを形成する。動作層２Ａは［ ０ １
１ ］ 方位ゲートを持つＦＥＴ群を形成する場所で
あり，動作層２Ｂは［ ０ １ −１ ］方位ゲートを
持つＦＥＴ群を形成する場所である。図にはそれぞれ１
箇のＦＥＴを形成する場所だけ示している。
【００１８】図２（ｂ） 参照
ゲート金属であるタングステンシリサイド（ＷＳｉ）を
スパッタして５０００Åの厚さに堆積し通常のフォト工
程，ドライエッチ工程により加工して，［０ １ １
］ 方位ゲート３及び［ ０ １ −１ ］方位ゲート
４を形成する。
スパッタして５０００Åの厚さに堆積し通常のフォト工
程，ドライエッチ工程により加工して，［０ １ １
］ 方位ゲート３及び［ ０ １ −１ ］方位ゲート
４を形成する。
【００１９】ゲート３，４をマスクにしてＳｉを注入し
，活性化アニールを行い，動作層２Ａ，２ＢにＮ＋ 領
域を形成する。 図２（ｃ） 参照 ［ ０ １ １ ］ 方位ゲート３をもつＦＥＴ用保護
膜として，基板温度を３５０ ℃として常圧ＣＶＤ法に
より厚さ５０００ÅのＳｉＯ２膜５を全面に堆積する。
，活性化アニールを行い，動作層２Ａ，２ＢにＮ＋ 領
域を形成する。 図２（ｃ） 参照 ［ ０ １ １ ］ 方位ゲート３をもつＦＥＴ用保護
膜として，基板温度を３５０ ℃として常圧ＣＶＤ法に
より厚さ５０００ÅのＳｉＯ２膜５を全面に堆積する。
【００２０】図２（ｄ） 参照
通常のフォト工程，ウエットエッチ工程により［ ０
１ −１ ］方位ゲート４をもつＦＥＴ上のＳｉＯ２
膜５のみを除去し，［ ０ １ １ ］ 方位ゲート３
をもつＦＥＴ上のＳｉＯ２ 膜５を残す。
１ −１ ］方位ゲート４をもつＦＥＴ上のＳｉＯ２
膜５のみを除去し，［ ０ １ １ ］ 方位ゲート３
をもつＦＥＴ上のＳｉＯ２ 膜５を残す。
【００２１】図３（ｅ） 参照
［ ０ １ −１ ］方位ゲート４をもつＦＥＴ用保護
膜として，基板温度を３５０ ℃としてプラズマＣＶＤ
法により厚さ１０００ÅのＳｉ３ Ｎ４ 膜６を全面に
堆積する。
膜として，基板温度を３５０ ℃としてプラズマＣＶＤ
法により厚さ１０００ÅのＳｉ３ Ｎ４ 膜６を全面に
堆積する。
【００２２】図３（ｆ） 参照
通常のフォト工程，ドライエッチ工程により［ ０ １
１ ］ 方位ゲート３をもつＦＥＴ上のＳｉ３ Ｎ４
膜６のみを除去し，［０ １ −１ ］方位ゲート４
をもつＦＥＴ上のＳｉ３ Ｎ４ 膜６を残す。
１ ］ 方位ゲート３をもつＦＥＴ上のＳｉ３ Ｎ４
膜６のみを除去し，［０ １ −１ ］方位ゲート４
をもつＦＥＴ上のＳｉ３ Ｎ４ 膜６を残す。
【００２３】図３（ｇ） 参照
Ｎ＋ 領域上のＳｉＯ２ 膜５及びＳｉ３ Ｎ４ 膜６
にコンタクトホールを形成し，通常のリフトオフ工程に
よりＡｕＧｅ／Ａｕのソース電極７，ドレイン電極８を
形成し，ＦＥＴを完成する。
にコンタクトホールを形成し，通常のリフトオフ工程に
よりＡｕＧｅ／Ａｕのソース電極７，ドレイン電極８を
形成し，ＦＥＴを完成する。
【００２４】かくして［ ０ １ １ ］ 方位ゲート
３を持つＦＥＴ群と［ ０ １ −１ ］方位ゲート４
を持つＦＥＴ群が完成し，両者はほぼ同じトランジスタ
特性を示した。一般に，ＧａＡｓ基板１上のＳｉＯ２
膜５は６〜１０×１０８ｄｙｎｅ／ｃｍ２ の引張応力
を持ち，Ｓｉ３ Ｎ４ 膜６は３〜１０×１０９ｄｙｎ
ｅ／ｃｍ２ の圧縮応力を持つ。逆に，ＳｉＯ２ 膜５
下のＧａＡｓ基板１にはＳｉＯ２ 膜５の引張応力に釣
り合う圧縮応力が残留し，Ｓｉ３ Ｎ４ 膜６下のＧａ
Ａｓ基板１にはＳｉ３ Ｎ４ 膜６の圧縮応力に釣り合
う引張応力が残留する。
３を持つＦＥＴ群と［ ０ １ −１ ］方位ゲート４
を持つＦＥＴ群が完成し，両者はほぼ同じトランジスタ
特性を示した。一般に，ＧａＡｓ基板１上のＳｉＯ２
膜５は６〜１０×１０８ｄｙｎｅ／ｃｍ２ の引張応力
を持ち，Ｓｉ３ Ｎ４ 膜６は３〜１０×１０９ｄｙｎ
ｅ／ｃｍ２ の圧縮応力を持つ。逆に，ＳｉＯ２ 膜５
下のＧａＡｓ基板１にはＳｉＯ２ 膜５の引張応力に釣
り合う圧縮応力が残留し，Ｓｉ３ Ｎ４ 膜６下のＧａ
Ａｓ基板１にはＳｉ３ Ｎ４ 膜６の圧縮応力に釣り合
う引張応力が残留する。
【００２５】そこで，ＳｉＯ２ 膜５の膜厚をＳｉ３
Ｎ４ 膜６の膜厚よりも５倍ほど大きく形成し，圧電効
果を受けた後のトランジスタ特性が同じくなるようにし
ている。なお，上の実施例では２種類のゲート方位を持
つＦＥＴ群について述べたが，３種類以上のゲート方位
を持つＦＥＴ群であっても，その内の任意の２種類のゲ
ート方位を持つＦＥＴ群については上述の議論はそのま
ま成り立つから，結局，全てのＦＥＴの特性を同一にす
ることができる。
Ｎ４ 膜６の膜厚よりも５倍ほど大きく形成し，圧電効
果を受けた後のトランジスタ特性が同じくなるようにし
ている。なお，上の実施例では２種類のゲート方位を持
つＦＥＴ群について述べたが，３種類以上のゲート方位
を持つＦＥＴ群であっても，その内の任意の２種類のゲ
ート方位を持つＦＥＴ群については上述の議論はそのま
ま成り立つから，結局，全てのＦＥＴの特性を同一にす
ることができる。
【００２６】さらに，ＦＥＴに限らずトランジスタ特性
が結晶方位により異なる圧電効果を受けるトランジスタ
群を有する半導体装置に本発明を適用することができる
。
が結晶方位により異なる圧電効果を受けるトランジスタ
群を有する半導体装置に本発明を適用することができる
。
【００２７】
【発明の効果】以上説明したように，本発明によれば，
半導体基板上にゲート方位の異なる複数種のＦＥＴを配
置しても，ＦＥＴの特性を劣化させずに，全てのＦＥＴ
の特性を同一にすることができる。
半導体基板上にゲート方位の異なる複数種のＦＥＴを配
置しても，ＦＥＴの特性を劣化させずに，全てのＦＥＴ
の特性を同一にすることができる。
【００２８】本発明は化合物半導体ＩＣ設計の自由度の
向上に寄与するものである。
向上に寄与するものである。
【図１】本発明の半導体装置を説明するための断面図で
ある。
ある。
【図２】（ａ） 〜（ｄ） は実施例を示す工程順断面
図（その１）である。
図（その１）である。
【図３】（ｅ）〜（ｇ）は実施例を示す工程順断面図（
その２）である。
その２）である。
１は化合物半導体基板であってＧａＡｓ基板２，２Ａ，
２Ｂは動作層 ３は［ ０ １ １ ］ 方位ゲート ４は［ ０ １ −１ ］方位ゲート ５は保護膜であり第１の保護膜であってＳｉＯ２ 膜６
は保護膜であり第２の保護膜であってＳｉ３ Ｎ４ 膜
７はソース電極 ８はドレイン電極
２Ｂは動作層 ３は［ ０ １ １ ］ 方位ゲート ４は［ ０ １ −１ ］方位ゲート ５は保護膜であり第１の保護膜であってＳｉＯ２ 膜６
は保護膜であり第２の保護膜であってＳｉ３ Ｎ４ 膜
７はソース電極 ８はドレイン電極
Claims (3)
- 【請求項１】 化合物半導体基板（１） に形成され
た複数の第１種のトランジスタからなる第１のトランジ
スタ群及び複数の第２種のトランジスタからなる第２の
トランジスタ群を含み，該第１のトランジスタ群は第１
の保護膜（５） で覆われ，且つ該第２のトランジスタ
群は第２の保護膜（６） で覆われてなり，且つ該第１
の保護膜（５） 及び該第２の保護膜（６） は該第１
のトランジスタ群及び該第２のトランジスタ群の圧電現
象を均一に生じせしめるように互いにその構成を異にす
ることを特徴とする半導体装置。 - 【請求項２】 前記第１種のトランジスタは（１００
）面を主面とするＧａＡｓ基板（１） に形成された［
０ １ １ ］ 方位ゲート（３） を有し，前記第
２種のトランジスタは該ＧａＡｓ基板（１） に形成さ
れた［ ０ １ −１ ］方位ゲート（４） を有し，
前記第１の保護膜（５） は酸化シリコン膜であり，前
記第２の保護膜（６） は窒化シリコン膜であることを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 化合物半導体基板（１） に複数の第
１種のトランジスタからなる第１のトランジスタ群及び
複数の第２種のトランジスタからなる第２のトランジス
タ群を形成する工程と，全面に第１の保護膜（５） を
形成した後，マスクを用いて該第２のトランジスタ群上
の該第１の保護膜（５） をエッチングして除去し，該
第１のトランジスタ群上に該第１の保護膜（５） を残
す工程と，全面に第２の保護膜（６） を形成した後，
マスクを用いて該第１のトランジスタ群上の該第２の保
護膜（６） をエッチングして除去し，該第２のトラン
ジスタ群上に該第２の保護膜（６） を残す工程とを有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3002953A JPH04241453A (ja) | 1991-01-16 | 1991-01-16 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3002953A JPH04241453A (ja) | 1991-01-16 | 1991-01-16 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04241453A true JPH04241453A (ja) | 1992-08-28 |
Family
ID=11543736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3002953A Withdrawn JPH04241453A (ja) | 1991-01-16 | 1991-01-16 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04241453A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005277235A (ja) * | 2004-03-26 | 2005-10-06 | Casio Comput Co Ltd | 多層薄膜、薄膜検査方法および薄膜形成方法 |
| JP2008294457A (ja) * | 2000-11-22 | 2008-12-04 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2008306195A (ja) * | 2008-06-30 | 2008-12-18 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2012178568A (ja) * | 2000-12-08 | 2012-09-13 | Renesas Electronics Corp | 半導体装置 |
-
1991
- 1991-01-16 JP JP3002953A patent/JPH04241453A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008294457A (ja) * | 2000-11-22 | 2008-12-04 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2012178568A (ja) * | 2000-12-08 | 2012-09-13 | Renesas Electronics Corp | 半導体装置 |
| JP2005277235A (ja) * | 2004-03-26 | 2005-10-06 | Casio Comput Co Ltd | 多層薄膜、薄膜検査方法および薄膜形成方法 |
| JP2008306195A (ja) * | 2008-06-30 | 2008-12-18 | Renesas Technology Corp | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1307054C (en) | Field effect transistor and method of forming a mask pattern for the production of transistor | |
| JPS63316476A (ja) | 半導体装置およびその製造方法 | |
| US5448096A (en) | Semiconductor device with reduced stress applied to gate electrode | |
| US7172935B2 (en) | Method of forming multiple gate insulators on a strained semiconductor heterostructure | |
| JPH04241453A (ja) | 半導体装置及びその製造方法 | |
| US8003459B2 (en) | Method for forming semiconductor devices with active silicon height variation | |
| JPH0260222B2 (ja) | ||
| JPS61248570A (ja) | Ｍｅｓｆｅｔ装置およびその製造方法 | |
| JP2796303B2 (ja) | 半導体集積回路の製造方法 | |
| JPS628575A (ja) | 半導体装置 | |
| JP2563455B2 (ja) | 半導体装置の製造方法 | |
| JPH10223654A (ja) | 温度変動性を抑制した化合物半導体素子の形成方法 | |
| JPH01238126A (ja) | 半導体装置の製造方法 | |
| JPS6038883A (ja) | ショットキゲ−ト型ｆｅｔの製造方法 | |
| JPH0346239A (ja) | 半導体装置の製造方法 | |
| JPS60107867A (ja) | 半導体装置とその製法 | |
| JPS6352480A (ja) | 半導体装置の製造方法 | |
| KR970003426A (ko) | 반도체 장치의 제조 방법 | |
| JPH01208870A (ja) | 化合物半導体装置の製造方法 | |
| JPH01202865A (ja) | 半導体装置の製造方法 | |
| JPH05109782A (ja) | 化合物半導体電界効果トランジスタ | |
| JPH02222548A (ja) | Ｍｏｓ型電界効果トランジスタの製造方法 | |
| JPH0439942A (ja) | 半導体装置及びその製造方法 | |
| JPH02199844A (ja) | シヨツトキーゲート電界効果トランジスタ | |
| JPS625666A (ja) | ガリウム砒素シヨツトキ−障壁接合ゲ−ト型電界効果トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |