JPH02222548A - Ｍｏｓ型電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ型電界効果トランジスタの製造方法Info
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- JPH02222548A JPH02222548A JP4457089A JP4457089A JPH02222548A JP H02222548 A JPH02222548 A JP H02222548A JP 4457089 A JP4457089 A JP 4457089A JP 4457089 A JP4457089 A JP 4457089A JP H02222548 A JPH02222548 A JP H02222548A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型電界効果トランジスタの製造方法、特
に５ＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ
）基板に形成するＭＯ９Ｏ９型電界効果トランジスタ造
方法に関する。
に５ＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ
）基板に形成するＭＯ９Ｏ９型電界効果トランジスタ造
方法に関する。
最近のＶＬＳＩにおいては、高集積化と微細化に伴い、
ゲート形成時には、かなり高精度のリングラフィ技術と
、ドライエツチング技術とが必要とされている。
ゲート形成時には、かなり高精度のリングラフィ技術と
、ドライエツチング技術とが必要とされている。
また、ＳＯＩ構造を用いて微細ゲートＭＯＳ型電界効果
トランジスタを形成する場合には、パンチスルーや短チ
ヤネル効果といった２次元効果によるトランジスタの特
性劣化を防ぐため、ＳＯＩ膜厚を最大空乏層厚以下にす
ることにより、２次元効果や基板浮遊効果を低減できる
ことが最近報告されている。
トランジスタを形成する場合には、パンチスルーや短チ
ヤネル効果といった２次元効果によるトランジスタの特
性劣化を防ぐため、ＳＯＩ膜厚を最大空乏層厚以下にす
ることにより、２次元効果や基板浮遊効果を低減できる
ことが最近報告されている。
今日、微細ゲートを形成するにあたりＦＩＢ、ＥＢ、Ｘ
線等の微細リソグラフィ技術でマスク形成を行わなけれ
ばならず、スループットや大型装置利用の面から非常に
使い難い、また、微細ゲートを有するＭＯＳ型電界効果
トランジスタにおいては、 ｓｏｒ膜厚を５０ｎｍ程度
以下にしなくては、２次元効果を十分に抑制することは
できず、ＳＯＩ層の薄膜化に対しても困粱窮まりない。
線等の微細リソグラフィ技術でマスク形成を行わなけれ
ばならず、スループットや大型装置利用の面から非常に
使い難い、また、微細ゲートを有するＭＯＳ型電界効果
トランジスタにおいては、 ｓｏｒ膜厚を５０ｎｍ程度
以下にしなくては、２次元効果を十分に抑制することは
できず、ＳＯＩ層の薄膜化に対しても困粱窮まりない。
本発明の目的はこのような従来の問題点を解消しうるＭ
ＯＳ型電界効果トランジスタの製造方法を提供すること
にある。
ＯＳ型電界効果トランジスタの製造方法を提供すること
にある。
前記目的を達成するため１本発明によるＭＯＳ型電界効
果トランジスタの製造方法においては、シリコン基板に
形成されたＭＯＳ型電界効果トランジスタの少なくとも
ソースあるいはドレインとなるべき部分の表面を酸化し
、該酸化膜上に半導体または、導体薄膜を堆積し、酸化
膜をソース部分とドレイン部分の間に形成する工程と、
前記ドレイン部／酸化膜部／ソース部の三層構造の側面
にチャネル部分として単結晶半導体薄膜をエピタキシャ
ル成長法で形成する工程とを含むものである。
果トランジスタの製造方法においては、シリコン基板に
形成されたＭＯＳ型電界効果トランジスタの少なくとも
ソースあるいはドレインとなるべき部分の表面を酸化し
、該酸化膜上に半導体または、導体薄膜を堆積し、酸化
膜をソース部分とドレイン部分の間に形成する工程と、
前記ドレイン部／酸化膜部／ソース部の三層構造の側面
にチャネル部分として単結晶半導体薄膜をエピタキシャ
ル成長法で形成する工程とを含むものである。
（作用〕
本発明においては、ゲート部分をシリコン酸化膜の厚み
によって制御できるため、高精度のりソグラフィ技術と
、ドライエツチング技術は必要としない。
によって制御できるため、高精度のりソグラフィ技術と
、ドライエツチング技術は必要としない。
また、ＳＯＩ薄膜の形成においては、酸化膜上に半導体
を堆積し、その膜厚によりＳＯＩ膜厚を制御することが
できる。
を堆積し、その膜厚によりＳＯＩ膜厚を制御することが
できる。
以下１本発明の実施例を図面を参照して説明する。
第１図（ａ）〜（ロ）は本発明の一実施例を示した模式
的断面図である。
的断面図である。
第１図（ａ）において、シリコン基板１の表面から深さ
５００ｎ ｍ程度まで高ドーズ（１０”ａＩ）のイオン
注入を行い、表面を１００１熱酸化しくこれが、ＭＯＳ
ＦＥＴのゲート長となる）てシリコン酸化膜２を形成し
、さらにソース部分となるタングステンシリサイド３を
３００ｎ ｍ堆積し、通常のホトレジスト工程とドライ
エツチング工程によりシリコン基板１の深さ１１００ｎ
までエツチングする０次に、第１図（ｂ）において、ポ
リシリコンを全面に堆積しく３０ｎｍ）、シリコン基板
１をシードとして、窒素雰囲気中で６００℃、１時間程
度アニール処理を施すことにより固層エピタキシャル成
長させてＳＯＩ層４を形成し、さらにこのＳＯＩ層４の
表面を５ｎｍ酸化し、ゲート酸化膜５を形成する０次に
、第１図（ａ）のように。
５００ｎ ｍ程度まで高ドーズ（１０”ａＩ）のイオン
注入を行い、表面を１００１熱酸化しくこれが、ＭＯＳ
ＦＥＴのゲート長となる）てシリコン酸化膜２を形成し
、さらにソース部分となるタングステンシリサイド３を
３００ｎ ｍ堆積し、通常のホトレジスト工程とドライ
エツチング工程によりシリコン基板１の深さ１１００ｎ
までエツチングする０次に、第１図（ｂ）において、ポ
リシリコンを全面に堆積しく３０ｎｍ）、シリコン基板
１をシードとして、窒素雰囲気中で６００℃、１時間程
度アニール処理を施すことにより固層エピタキシャル成
長させてＳＯＩ層４を形成し、さらにこのＳＯＩ層４の
表面を５ｎｍ酸化し、ゲート酸化膜５を形成する０次に
、第１図（ａ）のように。
ゲート用チタンシリサイド６を８００ｎ ｍ全面に堆積
し、さらに、ポリスチレン７を全面に塗布する。
し、さらに、ポリスチレン７を全面に塗布する。
この状態から、チタンシリサイド６に対してエツチング
レートの速い反応ガスを用い、基板全面をエッチバック
する。エッチバック後は、第１図（ｊ）に示すように、
ソース部分はタングステンシリサイド３の膜厚が２５０
ｎｍ、ゲート部分となるチタンシリサイド６の膜厚は、
２００ｎ ｍ程度にする。シリコン基板１はドレインと
なる。
レートの速い反応ガスを用い、基板全面をエッチバック
する。エッチバック後は、第１図（ｊ）に示すように、
ソース部分はタングステンシリサイド３の膜厚が２５０
ｎｍ、ゲート部分となるチタンシリサイド６の膜厚は、
２００ｎ ｍ程度にする。シリコン基板１はドレインと
なる。
最後に、アルミ配線８とゲート又はソースとのコンタク
トを取った状態を第１図りに示す、このとき、ゲートコ
ンタクトは、ゲート抵抗が高くならないように、ゲート
酸化膜５から２００ｎ ｍ程度の位置に取る。また、ソ
ースに対してもソース、ドレイン間のキャパシタンスが
高くならないようにゲート酸化膜５から２００ｎ ｍ程
度の位置に取り１層間絶縁膜としてＰＳＧ ９を用いる
。
トを取った状態を第１図りに示す、このとき、ゲートコ
ンタクトは、ゲート抵抗が高くならないように、ゲート
酸化膜５から２００ｎ ｍ程度の位置に取る。また、ソ
ースに対してもソース、ドレイン間のキャパシタンスが
高くならないようにゲート酸化膜５から２００ｎ ｍ程
度の位置に取り１層間絶縁膜としてＰＳＧ ９を用いる
。
前記実施例においては、ゲート材料にチタンシリサイド
を用いたが、モリブデンシリサイド、タングステンシリ
サイド等を用いてもよい、また。
を用いたが、モリブデンシリサイド、タングステンシリ
サイド等を用いてもよい、また。
シリサイド構造に限る必要はなく、これらのポリサイド
、又はポリシリコンも用いることができる。
、又はポリシリコンも用いることができる。
また、ソースの材料としてタングステンシリサイドを用
いたがこれに限る必要はなく、モリブデン、チタン等の
高融点金属、またはモリブデンシリサイド、チタンシリ
サイド等の高融点金属シリサイド、またはポリシリコン
も用いることができる。
いたがこれに限る必要はなく、モリブデン、チタン等の
高融点金属、またはモリブデンシリサイド、チタンシリ
サイド等の高融点金属シリサイド、またはポリシリコン
も用いることができる。
〔発明の効果〕
以上説明したように本発明によれば、ゲート形成工程に
おいて、高精度リソグラフィ工程や、ドライエツチング
工程を必要としない、又、ＳＯＩ薄膜の形成においても
、固層エピタキシャル法を用いるため、多結晶半導体を
堆積し、その膜厚によりＳＯＩ薄膜を制御することがで
きる効果を有する。
おいて、高精度リソグラフィ工程や、ドライエツチング
工程を必要としない、又、ＳＯＩ薄膜の形成においても
、固層エピタキシャル法を用いるため、多結晶半導体を
堆積し、その膜厚によりＳＯＩ薄膜を制御することがで
きる効果を有する。
第１図ω〜（ｄは本発明の一実施例を示した模式的断面
図である。 １・・・シリコン基板（ドレイン） ２・・・シリコン酸化膜 ３・・・タングステンシリサイド（ソース）４・・・Ｓ
ＯＩ層 ５・・・ゲート酸化膜６・・・チ
タンシリサイド（ゲート） ７・・・ポリスチレン ８・・・アルミ配線９・
・・ＰＳＧ
図である。 １・・・シリコン基板（ドレイン） ２・・・シリコン酸化膜 ３・・・タングステンシリサイド（ソース）４・・・Ｓ
ＯＩ層 ５・・・ゲート酸化膜６・・・チ
タンシリサイド（ゲート） ７・・・ポリスチレン ８・・・アルミ配線９・
・・ＰＳＧ
Claims (1)
- （１）シリコン基板に形成されたＭＯＳ型電界効果トラ
ンジスタの少なくともソースあるいはドレインとなるべ
き部分の表面を酸化し、該酸化膜上に半導体または、導
体薄膜を堆積し、酸化膜をソース部分とドレイン部分の
間に形成する工程と、前記ドレイン部／酸化膜部／ソー
ス部の三層構造の側面にチャネル部分として単結晶半導
体薄膜をエピタキシャル成長法で形成する工程とを含む
ことを特徴とするＭＯＳ型電界効果トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4457089A JPH02222548A (ja) | 1989-02-23 | 1989-02-23 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4457089A JPH02222548A (ja) | 1989-02-23 | 1989-02-23 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02222548A true JPH02222548A (ja) | 1990-09-05 |
Family
ID=12695164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4457089A Pending JPH02222548A (ja) | 1989-02-23 | 1989-02-23 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02222548A (ja) |
-
1989
- 1989-02-23 JP JP4457089A patent/JPH02222548A/ja active Pending
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