KR100400255B1 - 복합 반도체 소자의 게이트 형성 방법법 - Google Patents
복합 반도체 소자의 게이트 형성 방법법 Download PDFInfo
- Publication number
- KR100400255B1 KR100400255B1 KR10-2001-0081970A KR20010081970A KR100400255B1 KR 100400255 B1 KR100400255 B1 KR 100400255B1 KR 20010081970 A KR20010081970 A KR 20010081970A KR 100400255 B1 KR100400255 B1 KR 100400255B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- flash
- forming
- gate oxide
- semiconductor device
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 239000003989 dielectric material Substances 0.000 claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 239000002131 composite material Substances 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims 1
- 230000003647 oxidation Effects 0.000 abstract description 10
- 238000007254 oxidation reaction Methods 0.000 abstract description 10
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 150000001875 compounds Chemical class 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 플래시와 로직을 원 칩화한 복합 반도체 소자에 있어서, 플래시의 고전압 트랜지스터 영역과, 셀 영역 및 로직 영역의 표면 상태를 다르게 한 후 산화 공정을 진행하여 각 영역별로 게이트 산화막의 두께나 유전물질이 다르게 형성함으로써 각 영역별로 각기 다른 전압으로 동작하는 트랜지스터를 형성하여 반도체 소자의 수율을 향상할 수 있는 이점이 있다.
Description
본 발명은 플래시와 로직을 원 칩화한 복합 반도체 소자에 있어서, 플래시의고전압 트랜지스터 영역과, 셀 영역 및 로직 영역의 표면 상태를 다르게 한 후 산화 공정을 진행하여 각 영역별로 게이트 산화막의 두께나 유전물질이 다르게 형성함으로써 각 영역별로 각기 다른 전압으로 동작하는 트랜지스터를 형성할 수 있는 복합 반도체 소자의 게이트 산화막 형성 방법에 관한 것이다.
일반적으로, 로직(logic)과 플래시를 한 웨이퍼상에 구현하는 복합반도체소자는, 저전력 손실과, 높은 온칩(onchip)대역폭, 고집적도, 저비용등 많은 장점들을 가진 소자로서, 플래시의 특성과 로직의 트랜지스터 특성을 충분히 살려 단점들을 보완하려는 연구개발이 활발하다.
플래시는 페리 영역에서 사용되는 고전압 트랜지스터용 게이트 산화막과 일반 로직 회로의 동작에 사용되는 트랜지스터용 게이트 산화막, 플래시 셀의 터널 산화막등 여러 가지의 게이트 산화막이 필요하다.
따라서 이러한 구조를 형성하기 위해서는 산화막을 형성한 후 필요한 부분의 산화막만 남기고 나머지는 제거하는 형태로 각 트랜지스터에 맞는 게이트 산화막을 형성하게된다.
그러한 이러한 게이트 산화막 형성 공정은 여러번의 마스킹 공정과 식각 공정 및 산화 공정이 필요하므로 공정이 복잡해지고 공정 시간이 증가되며, 산화에 의한 열공정은 산화 공정 전의 도핑 프로파일에 많은 영향을 주어 소자의 신뢰성을 저하시켜 생산성 저하등의 문제점을 유발한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 플래시와 로직을 원 칩화한 복합 반도체 소자에 있어서, 플래시의 고전압 트랜지스터 영역과, 셀 영역 및 로직 영역의 표면 상태를 다르게 한 후 산화 공정을 진행하여 각 영역별로 게이트 산화막의 두께나 유전물질이 다르게 형성함으로써 각 영역별로 각기 다른 전압으로 동작하는 트랜지스터를 형성할 수 있는 복합 반도체 소자의 게이트 산화막 형성 방법을 제공하는 것이다.
도1a 내지 도1g는 본 발명에 의한 복합 반도체 소자의 게이트 형성 공정을 나타낸 간략도이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 기판 11 : 질화막
12 : 제 1 레지스트 패턴 13 : 실리콘
14 : 제 2 레지스트 패턴 15 : 게이트 산화막
16, 17, 18 : 트랜지스터 A : 플래시 고전압 트랜지스터 영역
B : 플래시 셀 영역 C :로직 영역
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판에 소자 분리막 및 웰을 형성하여 플래시 고전압 트랜지스터 영역과 플래시 셀 영역 및 로직 영역 형성한 후 질화막을 증착하는 단계와, 상기 플래시의 고전압 트랜지스터 영역과 셀 영역이 오픈 되도록 로직 영역에만 제 1 레지스트 패턴을 형성하여 질화막을 제거하는 단계와, 상기 제 1 레지스트 패턴을 제거한 후 실리콘을 증착하는 단계와, 상기 플래시 고전압 트랜지스터 영역에만 제 2 레지스트 패턴을 형성하여 플래시 셀 영역과 로직 영역 비정질 실리콘을 제거한 후 산화를 진행하여 각 영역별로 두께 또는 유전물질이 다르게 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상부에 게이트용 물질을 증착한 후 마스킹 및 식각 공정을 진행하여 게이트를 형성하고 이온 주입을 통해 각 영역별로 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 복합 반도체 소자의 게이트 형성 방법에 관한 것이다.
이때, 상기 질화막은 CVD 방식을 이용하여 증착하는 것을 특징으로 하고, 상기 실리콘은 언도프트 폴리실리콘막 또는 언도프트 비정질 실리콘막으로 형성하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도1a 내지 도1g는 본 발명에 의한 복합 반도체 소자의 게이트 형성 공정을 나타낸 간략도이다.
도1a에 도시된 바와 같이 반도체 기판(10)에 소자 분리막(미도시함) 및 웰(미도시함)을 형성하여 플래시 고전압 트랜지스터 영역(A)과 플래시 셀 영역(B) 및 로직 영역(C)을 형성한 후 도1b에 도시된 바와 같이 질화막(11)을 증착한다.
이때, 질화막(11)은 CVD 방식으로 증착한다.
이어서, 도1c에 도시된 바와 같이 플래시의 고전압 트랜지스터 영역(A)과 셀 영역(B)이 오픈되도록 로직 영역(C)에만 제 1 레지스트 패턴(12)을 형성하여 질화막(11)을 제거한 후 도1d에 도시된 바와 같이 제 1 레지스트 패턴(12)을 제거한 후 실리콘(13)을 증착한다.
이때, 실리콘(13)은 언도프트 폴리실리콘 또는 언도프트 비정질 실리콘으로 형성한다.
그런 다음, 도1e에 도시된 바와 같이 플래시 고전압 트랜지스터 영역(A)에만제 2 레지스트 패턴(14)을 형성하여 플래시 셀 영역(B)과 로직 영역(C)의 비정질 실리콘 (13)을 제거한 후, 도1f에 도시된 바와 같이 산화를 진행하여 게이트 산화막(15)을 형성한다.
이때, 산화 공정 전에 플래시의 고전압 트랜지스터 영역(A)에는 비정질 실리콘(13), 셀 영역(B)에는 실리콘 기판(10) 로직 영역(C)에는 질화막(11)이 드러난 상태이기 때문에 각 영역의 산화막 성장 속도가 달라 각 영역별 산화막의 두께나 유전물질이 다르게 형성된다.
이어서, 도1g에 도시된 바와 같이 게이트용 물질을 증착한 후 마스킹 및 식각 공정을 진행하여 게이트를 형성하고 이온 주입을 통해 각 영역별로 트랜지스터 (16, 17, 18)를 형성한다.
상기한 바와 같이 본 발명은 플래시와 로직을 원 칩화한 복합 반도체 소자에 있어서, 플래시의 고전압 트랜지스터 영역과, 셀 영역 및 로직 영역의 표면 상태를 다르게 한 후 산화 공정을 진행하여 각 영역별로 게이트 산화막의 두께나 유전물질이 다르게 형성함으로써 각 영역별로 각기 다른 전압으로 동작하는 트랜지스터를 형성할 수 있어 반도체 소자의 수율을 향상시킬 수 있는 이점이 있다.
Claims (4)
- 반도체 기판에 소자 분리막 및 웰을 형성하여 플래시 고전압 트랜지스터 영역과 플래시 셀 영역 및 로직 영역 형성한 후 질화막을 증착하는 단계와,상기 플래시의 고전압 트랜지스터 영역과 셀 영역이 오픈 되도록 로직 영역에만 제 1 레지스트 패턴을 형성하여 질화막을 제거하는 단계와,상기 제 1 레지스트 패턴을 제거한 후 실리콘을 증착하는 단계와,상기 플래시 고전압 트랜지스터 영역에만 제 2 레지스트 패턴을 형성하여 플래시 셀 영역과 로직 영역 비정질 실리콘을 제거한 후 산화를 진행하여 각 영역별로 두께 또는 유전물질이 다르게 게이트 산화막을 형성하는 단계와,상기 게이트 산화막 상부에 게이트용 물질을 증착한 후 마스킹 및 식각 공정을 진행하여 게이트를 형성하고 이온 주입을 통해 각 영역별로 트랜지스터를 형성하는 단계를포함하는 것을 특징으로 하는 복합 반도체 소자의 게이트 산화막 형성 방법.
- 제 1항에 있어서, 상기 질화막은 CVD 방식을 이용하여 증착하는 것을 특징으로 하는 복합 반도체 소자의 게이트 산화막 형성 방법.
- 제 1항에 있어서, 상기 실리콘은 언도프트 폴리실리콘막으로 형성하는 것을 특징으로 하는 복합 반도체 소자의 게이트 산화막 형성 방법.
- 제 1항에 있어서, 상기 실리콘은 언도프트 비정질 실리콘막으로 형성하는 것을 특징으로 하는 복합 반도체 소자의 게이트 산화막 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0081970A KR100400255B1 (ko) | 2001-12-20 | 2001-12-20 | 복합 반도체 소자의 게이트 형성 방법법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0081970A KR100400255B1 (ko) | 2001-12-20 | 2001-12-20 | 복합 반도체 소자의 게이트 형성 방법법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030051071A KR20030051071A (ko) | 2003-06-25 |
| KR100400255B1 true KR100400255B1 (ko) | 2003-10-01 |
Family
ID=29576934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0081970A KR100400255B1 (ko) | 2001-12-20 | 2001-12-20 | 복합 반도체 소자의 게이트 형성 방법법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100400255B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5723355A (en) * | 1997-01-17 | 1998-03-03 | Programmable Microelectronics Corp. | Method to incorporate non-volatile memory and logic components into a single sub-0.3 micron fabrication process for embedded non-volatile memory |
| KR20000008134A (ko) * | 1998-07-10 | 2000-02-07 | 윤종용 | 비휘발성 반도체 소자 및 그 제조방법 |
| KR20010073706A (ko) * | 2000-01-19 | 2001-08-01 | 윤종용 | 반도체 소자의 듀얼 게이트 절연막 형성방법 |
| KR20010107537A (ko) * | 2000-05-26 | 2001-12-07 | 가나이 쓰토무 | 불휘발성 반도체기억장치 및 상기 제조방법 |
-
2001
- 2001-12-20 KR KR10-2001-0081970A patent/KR100400255B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5723355A (en) * | 1997-01-17 | 1998-03-03 | Programmable Microelectronics Corp. | Method to incorporate non-volatile memory and logic components into a single sub-0.3 micron fabrication process for embedded non-volatile memory |
| KR20000008134A (ko) * | 1998-07-10 | 2000-02-07 | 윤종용 | 비휘발성 반도체 소자 및 그 제조방법 |
| KR20010073706A (ko) * | 2000-01-19 | 2001-08-01 | 윤종용 | 반도체 소자의 듀얼 게이트 절연막 형성방법 |
| KR20010107537A (ko) * | 2000-05-26 | 2001-12-07 | 가나이 쓰토무 | 불휘발성 반도체기억장치 및 상기 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030051071A (ko) | 2003-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002343879A (ja) | 半導体装置及びその製造方法 | |
| KR19990072249A (ko) | 집적회로칩제조방법 | |
| US5970345A (en) | Method of forming an integrated circuit having both low voltage and high voltage MOS transistors | |
| KR20000021503A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| US8497556B2 (en) | Semiconductor devices with active semiconductor height variation | |
| KR100400255B1 (ko) | 복합 반도체 소자의 게이트 형성 방법법 | |
| KR100469760B1 (ko) | 복합 반도체 소자의 게이트 산화막 형성 방법 | |
| US7012003B2 (en) | Memory for producing a memory component | |
| KR19990071113A (ko) | 반도체 소자의 제조방법 | |
| JPS59231864A (ja) | 半導体装置 | |
| KR100344825B1 (ko) | 반도체소자의 제조방법 | |
| KR100565753B1 (ko) | 반도체 소자의 게이트 형성방법 | |
| KR100575361B1 (ko) | 플래시 게이트 및 고전압 게이트 형성 방법 | |
| KR101060703B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100934828B1 (ko) | 반도체 소자의 모스펫 형성방법 | |
| US7338868B2 (en) | Method for forming gate oxide layer in semiconductor device | |
| KR20030051073A (ko) | 복합 반도체 소자의 게이트 산화막 형성 방법 | |
| KR0172041B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100618692B1 (ko) | 게이트산화막 제조방법 | |
| CN116779546A (zh) | 半导体结构的制备方法及半导体结构 | |
| JPH10209070A (ja) | 半導体装置の製造方法および半導体装置 | |
| KR20080103277A (ko) | 반도체 소자 및 이의 제조 방법 | |
| KR20030057941A (ko) | 복합 반도체소자의 제조방법 | |
| KR20050031755A (ko) | 복합 반도체 메모리장치의 게이트 절연막 제조 방법 | |
| KR19980085822A (ko) | 반도체 소자의 이중게이트 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |