KR20030057941A - 복합 반도체소자의 제조방법 - Google Patents
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Abstract
셀 면적을 최소화하면서도 원하는 캐패시턴스를 확보할 수 있는 고성능 복합 반도체 소자의 제조방법을 개시한다. 그 제조방법은, 로직 영역과 셀 영역을 포함하는 반도체기판의 셀 영역에 질화막을 증착한 다음 식각하여 유전체막을 형성하는 단계와, 셀 영역에 게이트산화막을 형성하는 단계와, 반도체기판에 산화막을 증착하여 로직 영역에 게이트산화막을 형성하는 단계와, 로직 및 셀 영역의 게이트산화막 위에 도전물질을 증착한 다음 사진식각하여 셀 플레이트 전극 및 게이트를 형성하는 단계, 및 로직 및 셀 영역의 반도체기판에 소오스/드레인을 형성하는 단계로 이루어진다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 로직 소자와 메모리 소자가 혼재하는 복합 반도체 소자의 제조방법에 관한 것이다.
복합 반도체 메모리 소자(Merged Memory Logic; MML)는, 반도체 소자를 이용하는 시스템의 경박단소, 고성능화 및 저 전력화를 달성하기 위하여 디램(DRAM)과 같은 메모리 소자와 이 메모리 소자에 맞는 로직(logic)을 하나의 칩에 구현한 것을 말한다. 그 일 예인 MPDL(Merged Planner DRAM & Logic)은 소자의 캐패시터 제조시 열산화막만으로 유전체막을 형성하기 때문에 대용량의 캐패시터를 확보하기에 어려움이 있다. 따라서, 셀 동작에 필요한 일정 용량의 캐패시턴스를 확보하기 위해서는 셀 면적의 증가는 피할 수 없는 문제가 되고 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명이 이루고자 하는 기술적 과제는, 셀 면적을 최소화하면서도 원하는 캐패시턴스를 확보할 수 있는 고성능 복합 반도체 소자의 제조방법을 제공하는 데 있다.
도 1 내지 도 4는 본 발명에 의한 복합 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
상기 과제를 이루기 위하여 본 발명에 의한 복합 반도체 소자의 제조방법은, 로직 영역과 셀 영역을 포함하는 반도체기판의 상기 셀 영역에 질화막을 증착한 다음 식각하여 유전체막을 형성하는 단계와, 상기 셀 영역에 게이트산화막을 형성하는 단계와, 상기 반도체기판에 산화막을 증착하여 로직 영역에 게이트산화막을 형성하는 단계와, 상기 로직 및 셀 영역의 게이트산화막 위에 도전물질을 증착한 다음 사진식각하여 게이트를 형성하는 단계, 및 상기 로직 및 셀 영역의 반도체기판에 소오스/드레인을 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명한다.
도 1 내지 도 4는 본 발명에 의한 고성능 복합 반도체 소자의 제조방법을 설명하기 위한 단면도들로서, 도면의 좌측은 DRAM 셀 영역을, 우측은 로직 영역을 각각 나타낸다.
도 1은 셀 캐패시터 영역의 강반전(strong inversion)층을 형성하는 단계를 도시한다.
상세하게는, 반도체기판(2)에 트렌치 소자분리(STI)와 같은 통상의 소자분리 방법을 이용하여 활성영역과 비활성영역을 분리하기 위한 소자분리막(4)을 형성한다. 다음, 셀 캐패시터의 강반전층이 형성될 영역을 한정하기 위하여 상기 반도체기판(2) 상에 포토레지스트 패턴(6)을 형성한다. 상기 포토레지스트 패턴(6)에 의해 한정된 영역에 불순물이온을 주입하여 셀의 문턱전압(threshold voltage; VT) 조절을 위한 강반전층(8)을 형성한다.
도 2는 캐패시터의 유전체막 및 셀 트랜지스터의 게이트산화막을 형성하는 단계를 도시한다.
상세하게는, 상기 포토레지스트 패턴을 제거한 다음, 화학 기상 증착 방법을 이용하여 상기 반도체기판의 전면에 질화막을 형성한다. 다음에, 사진식각 공정으로 상기 질화막을 패터닝하여 DRAM 셀 영역에 유전체막(10)을 형성한다. 도시되지는 않았지만, 질화막을 형성하기 전 상기 반도체기판의 표면에는 이미 소정 두께의 자연산화막이 형성되어 있으므로 산화막-질화막으로 이루어진 NO 구조의 유전체막(10)이 된다. 다음, 전면에 산화막(12)을 증착하고, 이 산화막 위에 포토레지스트 패턴(14)을 형성하여 DRAM 셀 트랜지스터의 게이트산화막이 형성될 영역을 한정한다.
도 3은 로직 트랜지스터의 게이트산화막을 형성하는 단계를 도시한다.
상세하게는, 상기 포토레지스트 패턴을 마스크로 하여 산화막을 식각하여 DRAM 셀 트랜지스터의 게이트산화막(12)을 형성하고, 포토레지스트 패턴을 제거한 다음, 전면에 얇은 산화막을 형성하여 로직 트랜지스터의 게이트산화막(16)을 형성한다. 이렇게 하여, DRAM 셀 영역에는 두꺼운 게이트산화막(12)이 형성되고, 로직 영역에는 얇은 게이트산화막(16)이 형성된다.
도 4는 캐패시터의 플레이트 전극, 셀 및 로직 트랜지스터의 게이트, 소오스 및 드레인을 형성하는 단계를 도시한다.
상세하게는, 반도체기판의 전면에 도우프된 폴리실리콘을 증착한 다음, 사진식각 공정으로 패터닝하여 플레이트 전극(18a)과 셀 및 로직 트랜지스터의 게이트(18)들을 형성한다. 상기 게이트를 형성하기 위한 사진공정은, 게이트 라인의 밀도에 의한 브리지(bridge) 등을 방지하기 위하여 게이트 폭에 따라 2회로 나누어 실시하는 것이 바람직하다. 먼저, 로직 트랜지스터의 게이트 및 워드라인(word line)과 같은 좁은 폭의 게이트들을 먼저 노광한 다음, 셀 플레이트 전극과 같이 정방향의 게이트를 노광한다. 다음, 상기 반도체기판에 소정의 불순물이온을 주입하여 셀 및 로직 트랜지스터의 소오스/드레인(20)들을 형성한다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
상술한 본 발명에 의한 복합 반도체 소자의 제조방법에 따르면, 캐패시터의 유전체막으로 종래의 열산화막 대신에 고유전율의 질화막을 형성함으로써 캐패시터의 면적을 최소화하면서도 원하는 용량의 캐패시턴스를 확보할 수 있다. 또한, 게이트를 형성하기 위한 사진공정을 게이트 폭에 따라 2회로 나누어 실시하면 게이트 라인의 밀도에 의한 브리지(bridge) 등을 방지하여 소자의 특성을 향상시킬 수 있다.
Claims (5)
- 로직 영역과 셀 영역을 포함하는 반도체기판의 상기 셀 영역에 질화막을 증착한 다음 식각하여 유전체막을 형성하는 단계;상기 셀 영역에 게이트산화막을 형성하는 단계;상기 반도체기판에 산화막을 증착하여 로직 영역에 게이트산화막을 형성하는 단계;상기 로직 및 셀 영역의 게이트산화막 위에 도전물질을 증착한 다음 사진식각하여 플레이트 전극 및 게이트를 형성하는 단계; 및상기 로직 및 셀 영역의 반도체기판에 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 복합 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 유전체막을 형성하는 단계 전에, 셀의 문턱전압 조절을 위하여 상기 반도체기판에 불순물이온을 주입하는 것을 특징으로 하는 복합 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 유전체막을 형성하는 단계에서,상기 반도체기판 상에 형성된 자연산화막을 제거하지 않은 상태에서 질화막을 증착함으로써 NO 구조의 유전체막을 형성하는 것을 특징으로 하는 복합 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 게이트용 도전물질을 증착하여 사진식각하는 단계에서, 게이트 라인의 밀도에 의한 브리지(bridge)를 방지하기 위하여 게이트 폭에 따라 2회로 나누어 사진공정을 실시하는 것을 특징으로 하는 복합 반도체 소자의 제조방법.
- 제 4항에 있어서, 상기 게이트를 형성하기 위한 사진공정에서, 로직 트랜지스터의 게이트 및 워드라인(word line)과 같은 좁은 폭의 게이트를 노광한 다음, 셀 플레이트 전극과 같이 정방향의 게이트를 노광하는 것을 특징으로 하는 복합 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020010088047A KR20030057941A (ko) | 2001-12-29 | 2001-12-29 | 복합 반도체소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
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| KR20030057941A true KR20030057941A (ko) | 2003-07-07 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020010088047A KR20030057941A (ko) | 2001-12-29 | 2001-12-29 | 복합 반도체소자의 제조방법 |
Country Status (1)
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| KR (1) | KR20030057941A (ko) |
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2001
- 2001-12-29 KR KR1020010088047A patent/KR20030057941A/ko not_active Application Discontinuation
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