KR19980085822A - 반도체 소자의 이중게이트 형성방법 - Google Patents
반도체 소자의 이중게이트 형성방법 Download PDFInfo
- Publication number
- KR19980085822A KR19980085822A KR1019970021987A KR19970021987A KR19980085822A KR 19980085822 A KR19980085822 A KR 19980085822A KR 1019970021987 A KR1019970021987 A KR 1019970021987A KR 19970021987 A KR19970021987 A KR 19970021987A KR 19980085822 A KR19980085822 A KR 19980085822A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- gate
- insulating film
- semiconductor substrate
- film
- Prior art date
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
반도체 소자의 이중게이트 형성방법은 반도체 기판에 셀로우 트랜치 격리영역을 형성하는 공정과, 상기 반도체 기판에 제 1 절연막과 질화막을 증착하는 공정과, 상기 셀로우 트랜치 격리영역 일측의 상기 반도체 기판에 제 1 게이트 절연막과 질화막을 형성하는 공정과, 상기 반도체 기판에 상기 제 1 게이트 절연막과 두께가 다른 제 2 절연막을 형성하는 공정과, 상기 트랜치 격리영역 타측의 상기 반도체 기판상에만 남도록 상기 제 2 절연막을 제거하여 제 2 게이트 절연막을 형성하는 공정과, 상기 제 1 게이트 절연막 상의 질화막을 제거하는 공정과, 상기 반도체 기판에 반도체층을 증착하는 공정과, 상기 반도체층을 식각하여 상기 제 1, 제 2 게이트 절연막상에 각각 제 1, 제 2 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자에 대한 것으로, 특히 공정을 단순화하기에 적당한 반도체 소자의 이중 게이트 형성방법에 관한 것이다.
첨부 도면을 참조하여 종래 반도체 소자의 이중게이트 형성방법에 대하여 설명하면 다음과 같다.
도 1a 내지 1d는 종래 반도체 소자의 이중게이트 형성방법을 나타낸 공정단면도이다.
종래 반도체 소자의 이중게이트 형성방법은 도 1a에 도시한 바와 같이 반도체 기판(1)에 활성영역사이의 피치가 작은 셀로우 트랜치를 형성한 후에 상기 트랜치를 채우도록 전면에 산화막을 증착한다. 이후에 에치백이나 화학적 기계적 연마법(Chemical Mechanical Polishing:CMP)으로 상기 트랜치를 채우도록 평탄하게 하여 셀로우 트랜치 격리영역(2)(Shallow Trench Isolation:STI)을 형성한다.
다음에 전면에 얇은 두께를 갖는 제 1 게이트 산화막(3)과 제 1 폴리실리콘층(4)을 차례로 형성한다. 그리고 전면에 감광막(5)을 도포한 후 상기 STI일측만 감광막(5)이 남도록 노광 및 현상공정으로 선택적으로 패터닝한다.
도 1b에 도시한 바와 같이 상기 패터닝된 감광막(5)을 마스크로하여 제 1 폴리실리콘층(4)과 제 1 게이트 산화막(3)을 이방성 식각한다.
도 1c에 도시한 바와 같이 상기 전면에 제 2 게이트 산화막(6)과 제 2 폴리실리콘층(7)을 차례로 증착한다. 이후에 상기 제 2 폴리실리콘층(7)상에 감광막(8)을 도포한 후 노광 및 현상공정으로 차후의 제 1, 제 2 게이트 전극(4a,7a) 형성용 마스크로 사용하기 위하여 선택적으로 패터닝한다.
도 1d에 도시한 바와 같이 상기 패터닝된 감광막(8)을 마스크로 이용하여 상기 제 1 폴리실리콘층(4)과 제 2 폴리실리콘층(7)을 동시에 이방성식각하여 상기 제 1 게이트 산화막(3)상에 제 1 게이트 전극(4a)을 형성하고 제 2 게이트 산화막(6) 상에 제 2 게이트 전극(7a)을 형성한다.
상기와 같은 종래 반도체 소자의 이중게이트 형성방법은 다음과 같은 문제점이 있었다.
제 1, 제 2 폴리실리콘층을 동시에 식각하여 제 1, 제 2 게이트 전극을 형성하여야 하므로 식각공정이 어렵다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 공정을 단순화하기에 적당한 반도체 소자의 이중게이트 형성방법을 제공하는 데 그 목적이 있다.
도 1a 내지 1d는 종래 반도체 소자의 이중 게이트 형성방법을 나타낸 공정단면도
도 2a 내지 2d는 본 발명 반도체 소자의 이중 게이트 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21: 반도체 기판 22: 셀로우 트랜치 격리영역
23: 제 1 게이트 산화막 24: 질화막
25, 27, 29: 감광막 26: 제 2 게이트 산화막
28: 폴리실리콘층 28a: 제 1 게이트 전극
28b: 제 2 게이트 전극
상기와 같은 목적을 달성하기 위한 본 발명 반도체 소자의 이중게이트 형성방법은 반도체 기판에 셀로우 트랜치 격리영역을 형성하는 공정과, 상기 반도체 기판에 제 1 절연막과 질화막을 증착하는 공정과, 상기 셀로우 트랜치 격리영역 일측의 상기 반도체 기판에 제 1 게이트 절연막과 질화막을 형성하는 공정과, 상기 반도체 기판에 상기 제 1 게이트 절연막과 두께가 다른 제 2 절연막을 형성하는 공정과, 상기 트랜치 격리영역 타측의 상기 반도체 기판상에만 남도록 상기 제 2 절연막을 제거하여 제 2 게이트 절연막을 형성하는 공정과, 상기 제 1 게이트 절연막 상의 질화막을 제거하는 공정과, 상기 반도체 기판에 반도체층을 증착하는 공정과, 상기 반도체층을 식각하여 상기 제 1, 제 2 게이트 절연막상에 각각 제 1, 제 2 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명은 0.25 이상의 로직이나 앞으로 대두될 디램셀과 로직을 하나의 칩에 형성하기 위하여 사용되는 이중게이트 형성방법에 대한 것으로 이러한 이중게이트는 같은 칩내에서 동작전압을 달리하는 소자가 존재함에 따라서 필요하게 되었다.
이와 같은 본 발명 반도체 소자의 이중 게이트 형성방법을 도면을 참조하여 설명하면 다음과 같다.
도 2a 내지 2d는 본 발명 반도체 소자의 이중 게이트 형성방법을 나타낸 공정단면도이다.
본 발명 반도체 소자의 이중 게이트 형성방법은 도 2a에 도시한 바와 같이 반도체 기판(21)에 활성영역사이의 피치가 작은 셀로우 트랜치를 형성한 후에 상기 트랜치를 채우도록 전면에 산화막을 증착한다. 이후에 에치백이나 화학적 기계적 연마법(Chemical Mechanical Polishing:CMP)으로 상기 트랜치를 채우도록 평탄하게 하여 셀로우 트랜치 격리영역(22)(Shallow Trench Isolation)을 형성한다.
다음에 전면에 얇은 두께를 갖는 제 1 게이트 산화막(23)을 형성한다. 이후에 상기 제 1 게이트 산화막(23)상에 질화막(24)을 증착한다. 그리고 전면에 감광막(25)을 도포한 후 노광 및 현상공정으로 선택적으로 감광막(25)을 패터닝한다.
도 2b에 도시한 바와 같이 상기 패터닝된 감광막(25)을 마스크로하여 질화막(24)과 제 1 게이트 산화막(23)을 이방성 식각한다. 이후에 반도체 기판(21)에 상기 제 1 게이트 산화막(23)보다 더 두꺼운 두께를 갖는 제 2 게이트 산화막(26)을 증착한다. 그리고 반도체 기판(21)에 감광막(27)을 도포한 후 상기 셀로우 트랜치 격리영역(22)의 타측만 남도록 노광 및 현상공정으로 선택적으로 감광막(27)을 패터닝한다. 여기서 상기 질화막(24)은 상기 제 1, 제 2 게이트 산화막(23)과 식각선택비가 200:1 이상이 되는 것을 사용한다.
도 2c에 도시한 바와 같이 상기 패터닝된 감광막(27)을 마스크로 이용하여 상기 셀로우 트랜치 격리영역(22) 타측만 남도록 상기 제 2 게이트 산화막(26)을 이방성 식각한다. 이후에 반도체 기판(21)에 폴리실리콘층(28)을 증착하고 반도체 기판(21)에 감광막(29)을 도포한 후 상기 제 1 게이트 산화막(23)과 제 2 게이트 산화막(26)상에 각각 제 1 게이트 전극(28a)과 제 2 게이트 전극(28b)을 형성하기 위한 마스크로 사용하기 위하여 감광막(29)을 노광 및 현상공정으로 선택적으로 패터닝한다.
도 2d에 도시한 바와 같이 상기 패터닝된 감광막(29)을 마스크로 이용하여 상기 폴리실리콘층(28)을 이방성 식각하여 제 1 게이트 산화막(23)상에 제 1 게이트 전극(28a)과, 제 2 게이트 산화막(26)상에 제 2 게이트 전극(28b)을 형성한다.
상기와 같은 본 발명 반도체 소자의 이중게이트 형성방법은 다음과 같은 효과가 있다.
첫째, 두께가 다른 제 1, 제 2 게이트 산화막을 각각 형성한 후 폴리실리콘층을 한 번만 도포한 후 한 번의 폴리실리콘층 식각공정으로 제 1 게이트 전극과 제 2 게이트 전극을 형성하여 주므로 이중 게이트 형성공정이 용이해진다.
둘째, 산화막과 식각선택비가 200:1 이상이 되는 질화막을 사용하여 1 게이트 산화막과 제 2 게이트 산화막을 형성하므로 차세대 고집적 소자에 이중게이트를 형성하기가 용이해진다.
Claims (3)
- 반도체 기판에 셀로우 트랜치 격리영역을 형성하는 공정과,상기 반도체 기판에 제 1 절연막과 질화막을 증착하는 공정과,상기 셀로우 트랜치 격리영역 일측의 상기 반도체 기판에 제 1 게이트 절연막과 질화막을 형성하는 공정과,상기 반도체 기판에 상기 제 1 게이트 절연막과 두께가 다른 제 2 절연막을 형성하는 공정과,상기 트랜치 격리영역 타측의 상기 반도체 기판상에만 남도록 상기 제 2 절연막을 제거하여 제 2 게이트 절연막을 형성하는 공정과,상기 제 1 게이트 절연막 상의 질화막을 제거하는 공정과,상기 반도체 기판에 반도체층을 증착하는 공정과,상기 반도체층을 식각하여 상기 제 1, 제 2 게이트 절연막상에 각각 제 1, 제 2 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 이중게이트 형성방법.
- 제 1 항에 있어서, 상기 제 2 게이트 산화막이 상기 제 1 게이트 산화막 보다 두꺼운 것을 특징으로 하는 반도체 소자의 이중게이트 형성방법.
- 제 1 항에 있어서, 상기 질화막과 상기 제 1, 제 2 절연막은 식각선택비가 200:1 이상인 것을 특징으로 하는 반도체 소자의 이중게이트 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970021987A KR19980085822A (ko) | 1997-05-30 | 1997-05-30 | 반도체 소자의 이중게이트 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970021987A KR19980085822A (ko) | 1997-05-30 | 1997-05-30 | 반도체 소자의 이중게이트 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980085822A true KR19980085822A (ko) | 1998-12-05 |
Family
ID=65988866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970021987A KR19980085822A (ko) | 1997-05-30 | 1997-05-30 | 반도체 소자의 이중게이트 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980085822A (ko) |
-
1997
- 1997-05-30 KR KR1019970021987A patent/KR19980085822A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100214534B1 (ko) | 반도체소자의 소자격리구조 형성방법 | |
| KR100917058B1 (ko) | 반도체 소자의 트리플 게이트 산화막 형성 방법 | |
| JPH09199589A (ja) | 配線形成方法 | |
| KR20040041792A (ko) | 복합 반도체 장치의 제조방법 | |
| KR19980085822A (ko) | 반도체 소자의 이중게이트 형성방법 | |
| KR100226778B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100305026B1 (ko) | 반도체소자의 제조방법 | |
| KR100762865B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100223825B1 (ko) | 반도체 소자의 격리영역 형성방법 | |
| KR100281144B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100268896B1 (ko) | 커패시터및그의제조방법 | |
| KR0161727B1 (ko) | 반도체 소자의 소자분리방법 | |
| KR100506050B1 (ko) | 반도체소자의 콘택 형성방법 | |
| KR0172298B1 (ko) | 반도체 소자의 평탄화 방법 | |
| KR100342874B1 (ko) | 이종 감광막을 이용한 콘택 형성방법 | |
| KR100239425B1 (ko) | 트랜지스터의 제조 방법 | |
| KR100418921B1 (ko) | 반도체 소자의 제조방법 | |
| KR0175518B1 (ko) | 반도체 소자에서의 금속배선의 구조 및 그 제조 방법 | |
| KR100304967B1 (ko) | 반도체소자의 배선 및 그의 형성방법 | |
| KR100361765B1 (ko) | 반도체소자의 제조방법 | |
| KR100244297B1 (ko) | 반도체소자의 격리막 형성방법 | |
| KR20030090116A (ko) | 반도체장치의 제조 방법 | |
| KR19980026089A (ko) | 반도체 소자의 자기정합 콘택홀 형성방법 | |
| KR20030092525A (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| KR20000067445A (ko) | 반도체소자의 듀얼 게이트산화막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |