KR20030090116A - 반도체장치의 제조 방법 - Google Patents
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Abstract
본 발명은 살리사이드 공정을 적용하는 반도체장치의 제조 방법에 관한 것으로서, 셀영역과 격리영역이 정의된 반도체기판을 제공하는 단계와, 기판 전면에 다결정 실리콘막을 형성하는 단계와, 포토리쏘그라피 공정에 의해 다결정 실리콘막을 식각하여 셀영역 및 격리영역에 각각의 제 1 및 제 2게이트 전극을 형성하는 단계와, 제 1 및 제 2게이트 전극을 포함한 기판 전면에 실리콘 질화막을 형성하는 단계와, 실리콘 질화막을 에치백하여 제 1및 제 2게이트 전극 측면에 절연 스페이서를 형성하는 단계와, 상기 구조를 덮는 옥사이드 계열의 절연막을 형성하는 단계와, 절연막을 소정 두께로 씨엠피하는 단계와, 셀영역을 덮고 주변영역에 잔류된 절연막을 제거하는 단계와, 결과물에 살리사이드 공정을 적용하여 셀영역의 제 1게이트 전극 상부 표면 및 주변영역의 제 2게이트 전극 상부 및 제 2게이트 전극 양측 기판에 살리사이드막을 형성하는 단계를 포함한다.
Description
본 발명은 반도체장치의 제조 방법에 관한 것으로, 보다 상세하게는 고집적 메모리 반도체 소자에 적용할 수 있는 실리사이드(silicide)를 형성할 수 있는 반도체장치의 제조방법에 관한 것이다.
일반적으로 알려진 바와 같이, CMOS의 소스/드레인(source/drain))영역의 접촉저항(contact resistance) 및 시트 저항(sheet resistance)을 줄이고자 선택적으로 상기 소스/드레인영역에 낮은 비저항 및 접촉저항을 가진 티타늄(Ti), 코발트 (Co) 또는 니켈(Ni) 등의 실리사이드 박막을 형성하는 기술이 개발되었다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 제조 방법을 설명하기 위한 공정단면도이다.
종래 기술에 따른 반도체장치의 제조 방법은, 도 1a에 도시된 바와 같이, 반도체기판(10)에 식각 공정을 통해 소자의 격리영역(미도시)을 노출시키는 트렌치(trench)(12)를 형성한다. 이때, 상기 기판(10)은 셀영역(Ⅰ)과 주변영역(Ⅱ)이 정의되어져 있다. 이어, 상기 트렌치(12)를 포함한 기판 전면에 갭필옥사이드막(gap-filled oxide layer)(미도시)을 증착하고 나서, 상기 갭필옥사이드막을 에치백(etch back)하여 소자격리막(14)을 형성한다. 그런 다음, 상기 소자격리막(14)을 포함한 기판에 게이트 산화막(16)을 개재시키어 셀영역 및 주변영역에 각각의 제 1및 제 2게이트 전극(18a)(18b)을 형성한다. 이 후, 기판 상에 제 1및 제 2게이트 전극(18a)(18b) 측면을 덮는 절연 스페이서(20)를 형성한다. 이때, 상기 절연 스페이서(20)의 재질로는 실리콘 절연막을 이용한다.
이어, 상기 결과의 기판에 상기 절연 스페이서(20)를 포함한 제 1및 제 2게이트 전극(18a)(18b)을 덮는 제 1절연막(22)을 형성한 후, 상기 제 1절연막(22)을 덮어 표면을 평탄화하는 제 2절연막(24)을 형성한다. 이때, 상기 제 1절연막(22)으로는 옥사이드 계열의 산화막을 이용하고, 상기 제 2절연막(24)으로는 유기 물질의 절연막을 이용한다. 또한, 상기 제 1, 제 2절연막(22)(24) 형성은 스핀 코팅(spin coating) 방식을 적용한다.
그 다음, 도 1b에 도시된 바와 같이, 상기 제 1및 제 2게이트 전극(18a)(18b) 표면이 노출되는 시점까지 상기 제 2절연막 및 제 1절연막을 에치백한다. 이때, 상기 에치백 공정에 의해 상기 제 1및 제 2게이트 전극(18a)(18b) 상의 제 1및 제 2절연막이 완전히 제거된다. 또한, 도면부호 25는 에치백 공정 후잔류된 제 2절연막을 도시한 것이고, 도면부호 23은 에치백 공정 후 잔류된 제 1절연막을 도시한 것이다.
이 후, 도 1c에 도시된 바와 같이, 상기 결과의 셀영역(Ⅰ)과 주변영역(Ⅱ)으로부터 상기 에치백 공정에 의해 잔류된 제 2절연막을 제거한다. 여기에서, 상기 셀영역(Ⅰ)과 주변영역(Ⅱ)에 잔류된 제 1, 제 2절연막은 이 후의 살리사이드 공정 진행 시에 제 1게이트 전극(18a) 표면을 제외한 셀영역(Ⅰ)을 마스킹(masking)하기 위한 역할을 한다. 이어, 제 2절연막 제거 공정이 완료된 기판 전면에 감광막(PhotoResist)을 도포하고 노광 및 현상하여 셀영역(Ⅰ)을 덮고 주변영역(Ⅱ)을 덮는 감광막 패턴(PR)(50)을 형성한다. 그런 다음, 상기 감광막 패턴(PR)(50)을 마스크로 하고 주변영역(Ⅱ)에 잔류된 제 1절연막을 습식 식각하여 제거한다.
이 후, 상기 감광막 패턴을 제거하고 나서, 도 1d에 도시된 바와 같이, 상기 결과의 기판에 살리사이드 공정을 진행하여 셀영역(Ⅰ)의 제 1게이트 전극(18a) 상부, 주변영역(Ⅱ)의 제 2게이트 전극(18b) 및 상기 제 2게이트 전극(18b) 양측 기판(소오스/드레인영역)에 실리사이드막(30)을 형성한다.
종래 기술에서는 셀영역을 마스킹 하는 역할을 하는 절연막으로서 옥사이드 계열의 제 1절연막 및 유기 계열의 제 2절연막의 이중 절연막을 사용하였다. 그러나, 상기 유기 계열의 제 2절연막의 에치백 및 제거 공정에서 공정 특성 상 다량의 파티클이 발생하였다. 또한, 셀영역을 마스킹 하는 역할을 하는 절연막으로서 옥사이드 계열의 제1절연막 및 유기 계열의 제 2절연막을 사용함으로써, 제 1및 제 2절연막 에치백 공정 →잔류된 제 2절연막 제거 공정 →포토 마스크 공정 →주변영역의 제 1절연막 제거 공정 등의 순서로 공정이 진행되므로 전체 공정이 복잡해지는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 셀영역을 마스킹하는 역할을 하는 절연막의 에치백 및 제거 공정 시에 발생되는 파티클을 최소화하고 전체 공정을 단순화시킬 수 있는 반도체장치의 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 제조 방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체장치의 제조 방법을 설명하기 위한 공정단면도.
도 3은 본 발명의 다른 실시예에 따른 반도체장치의 제조 방법을 설명하기 위한 공정단면도.
도면의 주요부분에 대한 부호의 설명
100. 반도체기판 102. 트렌치
104. 소자격리막 106. 게이트 산화막
108a. 제 1게이트 전극 108b. 제 2게이트 전극
112, 113, 114. 절연막 130. 살리사이드막
150. 감광막 패턴
Ⅰ. 셀영역 Ⅱ. 주변영역
상기 목적을 달성하기 위한 본 발명의 반도체장치의 제조 방법은 셀영역과 격리영역이 정의된 반도체기판을 제공하는 단계와, 기판 전면에 다결정 실리콘막을형성하는 단계와, 포토리쏘그라피 공정에 의해 다결정 실리콘막을 식각하여 셀영역 및 격리영역에 각각의 제 1 및 제 2게이트 전극을 형성하는 단계와, 제 1 및 제 2게이트 전극을 포함한 기판 전면에 실리콘 질화막을 형성하는 단계와, 실리콘 질화막을 에치백하여 제 1및 제 2게이트 전극 측면에 절연 스페이서를 형성하는 단계와, 상기 구조를 덮는 옥사이드 계열의 절연막을 형성하는 단계와, 절연막을 소정 두께로 씨엠피하는 단계와, 셀영역을 덮고 주변영역에 잔류된 절연막을 제거하는 단계와, 결과물에 살리사이드 공정을 적용하여 셀영역의 제 1게이트 전극 상부 표면 및 주변영역의 제 2게이트 전극 상부 및 제 2게이트 전극 양측 기판에 살리사이드막을 형성하는 단계를 포함한것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체장치의 제조 방법을 설명하기 위한 공정단면도로, CMOS 이미지 센서 소자 제작 시 셀영역의 살리사이드 블로킹 기술에 적용된다.
본 발명의 일 실시예에 따른 반도체장치의 제조 방법은, 도 2a에 도시된 바와 같이, 반도체기판(100) 상에 STI(Swallow Trench Isolation) 공정을 통해 트렌치(102)를 형성한다. 이어, 상기 트렌치(102)를 포함한 기판 전면에 갭필옥사이드막을 증착한 후, 상기 갭필옥사이드막을 에치백하여 트렌치(102)를 채우는 소자격리막(104)을 형성한다. 상기 반도체기판(100)은 셀영역(Ⅲ) 및 상기 셀영역(Ⅲ)과 이웃한 주변영역(Ⅳ)이 정의되어져 있다.
그런 다음, 소자격리막(104)을 포함한 기판 전면에 실리콘 산화막(미도시) 및 다결정 실리콘막(미도시)을 차례로 증착한 후, 포토리쏘그라피 공정에 의해 상기 다결정 실리콘막 및 실리콘 산화막을 식각하여 셀영역(Ⅲ)과 주변영역(Ⅳ)에 게이트 산화막을 개재시키어 각각의 제 1 및 제 2게이트 전극(108a)(108b)을 형성한다. 이 후, 상기 제 1 및 제 2게이트 전극(108a)(108b)을 포함한 기판 전면에 실리콘 질화막을 증착한 후, 상기 실리콘 질화막을 에치백하여 제 1 및 제 2게이트 전극(108a)(108b) 측면에 각각의 절연 스페이서(110)을 형성한다. 이어, 상기 기판 상에 절연 스페이서(110)를 포함한 제 1 및 제 2게이트 전극(108a)(108b)을 덮는 절연막(112)을 형성한다. 이때, 상기 절연막(112)은 셀영역(Ⅲ)을 마스킹하는 역할을 하는 것으로서, 유기 계열의 절연막을 사용하지 않고 단일의 옥사이드 계열의 산화막을 사용한다. 또한, 상기 절연막(112)은 이 후의 씨엠피(CMP:Chemical Mechnical Polishing) 공정에서의 마진(margin)을 확보하기 위해 3000∼8000Å 두께로, 바람직하게는 5000Å두께로 형성한다.
그런 다음, 도 2b에 도시된 바와 같이, 상기 절연막을 씨엠피하여 제 1 및 제 2게이트 전극(108a)(108b) 표면을 노출시킨다. 여기에서, 도면부호 113은 상기 씨엠피 공정에 의해 식각 후 잔류된 절연막을 도시한 것이다. 상기 씨엠피 공정은 제 1 및 제 2게이트 전극(108a)(108b)의 다결정 실리콘 성분과 옥사이드 계열의 절연막(113) 성분 간의 높은 선택비를 가진 슬러리(slurry)를 선택하거나, 또는 절연 스페이서(110)의 실리콘 질화막 성분과 옥사이드 계열의 절연막(113) 성분 간의 높은 선택비를 가진 슬러리를 선택하여 사용한다.
이 후, 도 2c에 도시된 바와 같이, 씨엠피 공정이 완료된 기판 전면에 감광막을 도포하고 노광 및 현상하여 셀영역(Ⅲ)을 덮고 주변영역(Ⅳ)을 노출시키는 감광막 패턴(PR)(150)을 형성한다. 이어서, 상기 감광막 패턴(PR)(150)을 마스크로 하고 상기 주변영역(Ⅳ)의 절연막을 제거한다. 이때, 상기 절연막 제거 공정은 불산 습식액(HF)에 의한 습식 식각 또는 건식 식각 등의 방법으로 진행된다. 또한, 도면부호 114는 셀영역(Ⅲ)에 잔류된 절연막을 도시한 것이다.
그런 다음, 감광막 패턴을 제거하고 나서, 도 2d에 도시된 바와 같이, 상기 결과의 기판에 살리사이드 공정을 진행하여 셀영역(Ⅲ)의 제 1게이트 전극(108a) 상부, 주변영역(Ⅳ)의 제 2게이트 전극(108b) 상부 및 상기 제 2게이트 전극(108b) 양측의 소오스/드레인영역에 실리사이드막(130)을 형성한다. 상기 살리사이드막(130)에 의해 제 1 및 제 2게이트 전극(108a)(108b)의 다결정 실리콘 시트 저항(sheet resistance)를 낮출 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체장치의 제조 방법을 도시한 도면이다.
본 발명의 다른 실시예에서는, 도 3에 도시된 바와 같이, 씨엠피 공정에서 높은 선택비를 가진 슬러리를 선택하여 상기 제 1 및 제 2게이트 전극(108a)(108b) 표면을 노출시키는 본 발명의 일 실시예와는 달리, 상기 높은 선택비를 가진 슬러리 사용없이, 상기 제 1 및 제 2게이트 전극(108a)(108b) 표면으로부터 상기 절연막(113)이 500Å 두께(a) 정도 잔류되는 시점까지 씨엠피 공정을 진행한다. 상기 제 1및 제 2게이트 전극(108a)(108b) 표면으로 부터 잔류된 절연막이 1000Å 두께이상되면, 이 후의 절연막 제거 공정에서 주변영역(Ⅳ)에 절연막이 500Å 두께 정도가 잔류될 우려가 있기 때문이다.
본 발명에서는 셀영역을 마스킹하는 역할을 하는 절연막으로서 유기 계열의 절연막을 사용하지 않고 단일의 옥사이드 계열의 절연막을 사용함으로써, 유기 계열의 절연막 사용에 따른 다량의 파티클 발생을 억제할 수 있으며, 또한, "절연막 에치백 공정 →포토 마스크 공정 →주변영역의 절연막 제거 공정" 순으로 진행되기 때문에 종래의 "제 1및 제 2절연막 에치백 공정 →잔류된 제 2절연막 제거 공정 →포토 마스크 공정 →주변영역의 제 1절연막 제거 공정" 등의 순서로 진행되는 공정과 비교하여 공정이 단순화된다.
이상에서와 같이, 본 발명의 방법은 셀영역을 마스킹하는 역할을 하는 절연막으로서 유기 계열의 절연막을 사용하지 않고 단일의 옥사이드 계열의 절연막을 사용하고, 제 1 및 제 2게이트 전극의 다결정 실리콘 성분과 옥사이드 계열의 절연막 성분 간의 높은 선택비를 가진 슬러리를 선택하거나, 또는 절연 스페이서의 실리콘 질화막 성분과 옥사이드 계열의 절연막 성분 간의 높은 선택비를 가진 슬러리를 선택하여 상기 절연막을 씨엠피함으로써, 상기 절연막 씨엠피 공정 및 제거 공정에서 발생되는 파티클 비율이 감소될 뿐만 아니라 제조 공정이 단순화된 잇점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (7)
- 셀영역과 격리영역이 정의된 반도체기판을 제공하는 단계와,상기 기판 전면에 다결정 실리콘막을 형성하는 단계와,포토리쏘그라피 공정에 의해 상기 다결정 실리콘막을 식각하여 상기 셀영역 및 격리영역에 각각의 제 1 및 제 2게이트 전극을 형성하는 단계와,상기 제 1 및 제 2게이트 전극을 포함한 기판 전면에 실리콘 질화막을 형성하는 단계와,상기 실리콘 질화막을 에치백하여 상기 제 1및 제 2게이트 전극 측면에 절연 스페이서를 형성하는 단계와,상기 구조를 덮는 옥사이드 계열의 절연막을 형성하는 단계와,상기 절연막을 소정 두께로 씨엠피하는 단계와,상기 셀영역을 덮고 상기 주변영역에 잔류된 절연막을 제거하는 단계와,상기 결과물에 살리사이드 공정을 적용하여 상기 셀영역의 제 1게이트 전극 상부 표면 및 상기 주변영역의 제 2게이트 전극 상부 및 상기 제 2게이트 전극 양측 기판에 살리사이드막을 형성하는 단계를 포함한 것을 특징으로 하는 반도체장치의 제조 방법.
- 제 1항에 있어서, 상기 절연막은 3000∼8000Å두께로 형성하는 것을 특징으로 하는 반도체장치의 제조 방법.
- 제 1항에 있어서, 상기 절연막 씨엠피 단계는, 상기 제 1 및 제 2게이트 전극 표면에 500Å 두께 이내로 잔류하도록 상기 절연막을 제거하는 것을 특징으로 하는 반도체장치의 제조 방법.
- 제 1항에 있어서, 상기 절연막 씨엠피 단계는, 상기 제 1 및 제 2게이트 전극 표면이 노출되는 시점까지 상기 절연막을 제거하는 것을 특징으로 하는 반도체장치의 제조 방법.
- 제 1항에 있어서, 상기 주변영역에 잔류된 절연막을 제거하는 단계는 습식 식각 및 건식 식각 공정 중 어느 하나를 사용하는 것을 특징으로 하는 반도체장치의 제조 방법.
- 제 4항에 있어서, 상기 절연막 씨엠피 단계는, 상기 제 1 및 제 2게이트 전극의 다결정 실리콘 성분과 상기 절연막의 옥사이드 성분 간의 높은 선택비를 가진 슬러리를 선택하는 것을 특징으로 하는 반도체장치의 제조 방법.
- 제 4항에 있어서, 상기 절연막 씨엠피 단계는, 상기 절연 스페이서의 실리콘 질화막 성분과 상기 절연막의 옥사이드 성분 간의 높은 선택비를 가진 슬러리를 선택하는 것을 특징으로 하는 반도체장치의 제조 방법.
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ID=32383746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020028111A KR20030090116A (ko) | 2002-05-21 | 2002-05-21 | 반도체장치의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030090116A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100720497B1 (ko) * | 2005-12-29 | 2007-05-22 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서의 제조 방법 |
| KR100907886B1 (ko) * | 2007-10-11 | 2009-07-15 | 주식회사 동부하이텍 | 비휘발성 메모리 소자의 제조방법 |
-
2002
- 2002-05-21 KR KR1020020028111A patent/KR20030090116A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100720497B1 (ko) * | 2005-12-29 | 2007-05-22 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서의 제조 방법 |
| KR100907886B1 (ko) * | 2007-10-11 | 2009-07-15 | 주식회사 동부하이텍 | 비휘발성 메모리 소자의 제조방법 |
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