KR100720497B1 - 씨모스 이미지 센서의 제조 방법 - Google Patents
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Abstract
본 발명은 균일한 난살리사이드(nonsalicide)화할 수 있는 씨모스 이미지 센서의 제조 방법에 관한 것으로, 본 발명의 씨모스 이미지 센서의 제조 방법은 소자 격리 영역과 액티브 영역이 정의된 반도체 기판을 준비하는 단계와, 상기 액티브 영역 중 소정 부위에 복수개의 게이트 폴리를 형성하는 단계와, 상기 소정의 게이트 폴리 일측의 상기 반도체 기판에 포토 다이오드를 형성하는 단계와, 상기 게이트 폴리를 포함한 상기 반도체 기판 상에 산화막을 증착한 후, 이를 선택적으로 제거하여 상기 게이트 폴리의 소정 부위를 오픈하는 산화막 패턴을 형성하는 단계와, 상기 산화막 패턴 상부에 폴리 실리콘층을 증착한 후, 이를 선택적으로 제거하여 상기 게이트 폴리에 연결되는 라우팅 배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
폴리 라우팅(poly routing), 이미지 센서
Description
도 1은 일반적인 4T형 CMOS 이미지 센서의 등가 회로도
도 2는 일반적인 4T형 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃도
도 3은 종래 기술의 일예에 의한 씨모스 이미지 센서의 폴리 라우팅 방법을 나타낸 레이아웃도
도 4는 종래 기술의 다른 예에 의한 씨모스 이미지 센서의 폴리 라우팅 방법을 나타낸 레이아웃도
도 5는 본 발명의 씨모스 이미지 센서의 제조 방법에 있어서, 액티브 영역 및 폴리층을 형성을 나타낸 레이아웃도
도 6은 도 5의 단면도
도 7a 내지 도 7c은 본 발명의 씨모스 이미지 센서의 제조 방법을 나타낸 공정 단면도
도 8은 본 발명의 씨모스 이미지 센서의 폴리 라우팅을 나타낸 레이아웃도
*도면의 주요 부분에 대한 부호의 설명*
101 : 반도체 기판
105 : 소자 격리막
110a, 110b, 120a, 120b, 130a, 130b, 140a, 140b : 게이트 전극
123 : 스페이서 160a, 160b : 라우팅 배선
161 : 도핑된 폴리실리콘층
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161 : 도핑된 폴리실리콘층
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본 발명은 씨모스 이미지 센서에 관한 것으로 특히, 균일한 난살리사이드(nonsalicide)화할 수 있는 씨모스 이미지 센서의 제조 방법에 관한 것이다.
일반적으로, 이미지 센서라 함은 광학 영상(optical image)을 전기 신호로 변환시키는 반도체소자로서, 이중에서 전하결합소자(CCD : charge coupled device)는 개개의 MOS(Metal-Oxide-Silicon) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이다.
한편, 씨모스 이미지센서는 제어회로(control circuit) 및 신호 처리 회로(signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용 하여 화소 수 만큼의 MOS트랜지스터를 만들고 이것을 이용하여 차례차례 출력(output)을 검출하는 스위칭 방식을 채용하는 소자이다.
CCD(charge coupled device)는 구동 방식이 복잡하고 전력소모가 많으며, 마스크 공정 스텝 수가 많아서 공정이 복잡하고 시그날 프로세싱 회로를 CCD 칩내에 구현 할 수 없어 원칩(One Chip)화가 곤란하다는 등의 여러 단점이 있는 바, 최근에 그러한 단점을 극복하기 위하여 서브-마이크론(sub-micron) CMOS 제조기술을 이용한 CMOS 이미지센서의 개발이 많이 연구되고 있다.
상기 CMOS 이미지센서는 단위 화소(Pixel) 내에 포토다이오드와 모스 트랜지스터를 형성시켜 스위칭 방식으로 차례로 신호를 검출함으로써 이미지를 구현하게 되는데, CMOS 제조기술을 이용하므로 전력 소모도 적고 마스크 수도 20개 정도로 30～40개의 마스크가 필요한 CCD 공정에 비해 공정이 매우 단순하며 여러 신호 처리 회로와 원칩화가 가능하여 차세대 이미지센서로 각광을 받고 있으며, DSC(Digital Still Camera), PC 카메라, 모빌카메라 등의 많은 응용부분에 사용되고 있다.
한편, CMOS 이미지 센서는 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토다이오드와 3개의 트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다. 상기 3T형 CMOS 이미지 센서의 단위화소에 대한 레이아웃(lay-out)을 살펴보면 다음과 같다.
이하, 첨부된 도면을 참조하여 종래의 씨모스 이미지 센서를 설명하면 다음 과 같다.
도 1은 일반적인 4T형 CMOS 이미지 센서의 등가 회로도이며, 도 2는 일반적인 4T형 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃도이다.
도 1 및 도 2와 같이, 일반적인 4T형 씨모스 이미지 센서의 단위 화소는 광전 변환부로서의 포토 다이오드(photo diode)(PD)(10)와, 4개의 트랜지스터들(Tx, Rx, Dx, Sx)을 포함하여 구성된다.
여기서, 상기 4개의 트랜지스터들의 각각은 전송 트랜지스터(Tx)(20), 리셋 트랜지스터(Rx)(30), 드라이브 트랜지스터(Dx)(40) 및 셀렉트 트랜지스터(Sx)(50)이다. 그리고, 상기 각 단위 화소의 출력단이 되는 셀렉트 트랜지스터의 드레인단에는 로드 트랜지스터(미도시)가 전기적으로 연결된다.
도 3은 종래 기술의 일예에 의한 씨모스 이미지 센서의 폴리 라우팅 방법을 나타낸 레이아웃도이다.
이러한 종래의 4T형 CMOS 이미지 센서는, 액티브 영역 및 소자 격리 영역이 정의된 P- 형 반도체 기판과, 상기 소자 격리 영역에 형성된 소자 격리막(미도시)과, 상기 반도체 기판 표면내에 형성된 웰 영역과, 상기 반도체 기판의 액티브 영역 중 소정 영역 상에 차례로 적층되어 형성된 게이트 절연막(미도시) 및 게이트 전극(23a, 33a, 43a, 53a) 및 상기 게이트 절연막과 게이트 전극의 양측에 형성된 스페이서를 포함하여 이루어진다. 여기서, 상기 스페이서 하측의 반도체 기판의 표면에 N-형의 LDD(Lightly Doped Drain) 영역(미도시)이 더 형성된다.
또한, 도 3과 같이, 상기 4T형 CMOS 이미지 센서의 각 트랜지스터(Tx, Rx, Dx, Sx)의 게이트가 게이트 전극(23a, 33a, 43a, 53a)의 형상으로 형성되며, 상기 게이트 전극(23a, 33a, 43a, 53a) 양측의 반도체 기판 표면에 형성된 N+형 웰 영역이 각 트랜지스터의 소오스/드레인 영역으로 작용한다.
그리고, 각 트랜지스터의 게이트 전극(23a, 33a, 43a, 53a) 사이의 N+형 웰 영역의 소정 부위는 플로팅 확산 노드로 정의된다.
씨모스 이미지 센서는 씨모스 이미지 센서(CMOS Image Sensor)의 포토 다이오드(Photodiode)는 살리사이드(Salicide)화될 경우 누설 전류(Leakage Current)특성이 크게 취약해져 암전류가 큰 폭으로 증가하게 된다.
따라서 포토 다이오드(Photodiode)의 난살리사이드(Non-Salicide)화를 위해 살리사이드 블로킹(Salicide Blocking Layer)인 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 계열의 산화막을 증착 후 도면의 점선으로 나타낸 바와 같이 난살리사이드(Non-Salicide) 마스크를 상기 포토 다이오드(10a, 10b) 주위로 배치하게 된다. 이 때, 살리사이드 블로킹 산화막은 주로 습식 식각 공정을 통해 제거하므로 공정 마진 확보를 위해 난살리사이드 마스크는 상기 포토 다이오드(10a, 10b) 주위에 마진을 갖도록 크게 배치한다.
이 경우, 픽셀부의 폴리 라우팅(Poly Routing)(35a, 35b)이 부분적으로 난살리사이드(Non-Salicide)화되는 문제가 발생할 수 있다. 이것은 폴리 라우팅(Poly Routing)(35a, 35b)의 저항을 증가시켜 소자 구동 시 타이밍(Timing) 상의 오류를 유발시킬 수 있다.
도 4는 종래 기술의 다른 예에 의한 씨모스 이미지 센서의 폴리 라우팅 방법을 나타낸 레이아웃도이다.
도 4와 같이, 씨모스 이미지 센서의 저조도 특성 향상을 위하여 단위 화소 내 포토 다이오드(10) 영역뿐만 아니라 플로팅 확산 노드(Floating Diffusion Node)까지 난살리사이드(Non-Salicide)화를 하고자 할 경우 살리사이드 블로킹 마스크(Salicide Blocking Mask)의 스페이서(Space)가 좁아져 현재의 MUV(Mid- Ultra Violet) 공정으로는 정의자체가 어렵게 되어 양산성이 떨어진다. 뿐만 아니라 폴리 라우팅의 부분적인 난살리사이드화가 증가되는 문제를 안게 된다.
그러나 상기와 같은 종래의 씨모스 이미지 센서는 다음과 같은 문제점이 있었다.
씨모스 이미지 센서의 저조도 특성 향상을 위하여 단위 화소 내 포토 다이오드 영역뿐만 아니라 플로팅 확산 노드(Floating Diffusion Node)까지 난살리사이드(Non-Salicide)화를 하고자 할 경우, 살리사이드 블로킹 마스크(Salicide Blocking Mask)의 스페이서(Space)가 좁아져 현재의 MUV(Mid- Ultra Violet) 공정으로는 정의자체가 어렵게 되어 양산성이 떨어진다. 뿐만 아니라 폴리 라우팅의 부분적인 난살리사이드화가 증가되는 문제를 안게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 균일한 난살리사이드(nonsalicide)화할 수 있는 씨모스 이미지 센서의 제조 방법을 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 씨모스 이미지 센서의 제조 방 법은 소자 격리 영역과 액티브 영역이 정의된 반도체 기판을 준비하는 단계와, 상기 액티브 영역 중 소정 부위에 복수개의 게이트 폴리를 형성하는 단계와, 상기 소정의 게이트 폴리 일측의 상기 반도체 기판에 포토 다이오드를 형성하는 단계와, 상기 게이트 폴리를 포함한 상기 반도체 기판 상에 산화막을 증착한 후, 이를 선택적으로 제거하여 상기 게이트 폴리의 소정 부위를 오픈하는 산화막 패턴을 형성하는 단계와, 상기 산화막 패턴 상부에 폴리 실리콘층을 증착한 후, 이를 선택적으로 제거하여 상기 게이트 폴리에 연결되는 라우팅 배선을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
상기 폴리 실리콘층은 도핑된 폴리 실리콘이다.
상기 라우팅 배선을 형성한 후, 살리사이드 공정을 더 진행한다.
이하, 첨부된 도면을 참조하여 본 발명의 씨모스 이미지 센서의 제조 방법을 상세히 설명하면 다음과 같다.
도 5는 본 발명의 씨모스 이미지 센서의 제조 방법에 있어서, 액티브 영역 및 폴리층을 형성을 나타낸 레이아웃도이며, 도 6은 도 5의 단면도이며, 도 7a 내지 도 7c은 본 발명의 씨모스 이미지 센서의 제조 방법을 나타낸 공정 단면도이며, 도 8은 본 발명의 씨모스 이미지 센서의 폴리 라우팅을 나타낸 레이아웃도이다.
본 발명의 씨모스 이미지 센서의 제조 방법은 먼저, 도 5 및 도 6과 같이, 소자 격리 영역과 액티브 영역이 정의된 반도체 기판(101)을 준비한다.
여기서, 반도체 기판(101)의 상기 소자 격리 영역은 상기 소자 격리막(105) 이 형성되는 부위이며, 나머지 부위는 액티브 영역으로 정의된다.
이어, 상기 액티브 영역 중 소정 부위에 복수개의 게이트 폴리(110a, 110b, 120a, 120b, 130a, 130a, 130b, 140a, 140b)를 형성한다. 이러한 게이트 폴리(110a, 110b, 120a, 120b, 130a, 130a, 130b, 140a, 140b)의 형성 공정을 완료한 이후 상기 게이트 폴리(110a, 110b, 120a, 120b, 130a, 130a, 130b, 140a, 140b) 및 상기 게이트 폴리(110a, 110b, 120a, 120b, 130a, 130a, 130b, 140a, 140b)가 형성되지 않고 소자 격리막(105)을 제외한 노출된 상기 반도체 기판(101) 상에 살리사이드(Salicide) 공정을 진행한다.
이어, 상기 소정의 게이트 폴리(110a, 110b) 일측의 상기 반도체 기판(101)에 포토 다이오드(100a, 100b)를 형성한다.
이어, 상기 게이트 폴리(110a, 110b)의 측부 및 표면에 스페이서(123)을 형성한다.
이어, 도 7a와 같이, 상기 게이트 폴리(110a, 110b, 120a, 120b, 130a, 130a, 130b, 140a, 140b)를 포함한 상기 반도체 기판(100) 상에 산화막을 증착한 후, 이를 선택적으로 제거하여 상기 게이트 폴리(110a, 110b, 120a, 120b, 130a, 130a, 130b, 140a, 140b)의 소정 부위를 오픈하는 산화막 패턴(125)을 형성한다.
이어, 도 7b와 같이, 산화막 패턴(125) 상부에 도핑된 폴리 실리콘층(161)을 증착한 후, 이를 평탄화한다. 이 때, 상기 노출된 게이트 폴리(110a, 110b, 120a, 120b, 130a, 130a, 130b, 140a, 140b)가 상기 도핑된 폴리 실리콘층(161)과 만나게 된다.
이어, 도 7 c 및 도 8과 같이, 상기 도핑된 폴리 실리콘층(161)을 선택적으 로 제거하여 상기 게이트 폴리에 연결되는 라우팅 배선(160a, 160b)을 형성한다.
이어, 상기 라우팅 배선을 형성한 후, 살리사이드 공정을 더 진행한다. 여기서, 상기 게이트 폴리와 콘택하는 라우팅 배선(160a, 160b)은 금속 배선으로도 이루어질 수 있다.
이러한 본 발명의 씨모스 이미지 센서의 제조 방법은 씨모스 이미지 센서의 폴리 라우팅을 개선한 것이다.
본 발명의 씨모스 이미지 센서의 제조 방법에서는, 단위 화소의 살리사이드(Salicide) 공정 진행 시 포토 다이오드(Photodiode) 및 플로팅 확산(Floating Diffusion) 영역은 난살리사이드(Non-Salicide)화 되어야 하고 폴리 라우팅(Poly Routing)은 균일하게 살리사이드(Salicide)화 되어야 바람직하다. 그러나 공정상의 어려움으로 종래의 기술로는 이를 완벽하게 구현하기가 어려운 상황이다.
본 발명에서는 게이트 폴리층의 형성 공정 이후에 폴리 실리콘을 복층으로 배치하는 공정을 통해 폴리 라우팅의 균일화를 꾀하도록 한다.
이와 같이, 본 발명의 씨모스 이미지 센서의 제조 방법은 폴리라우팅(Poly Routing)을 게이트 폴리층의 형성 공정이 완료된 이후 독립적으로 재진행하게 되므로 단위 화소 내의 원하는 부분을 레이아웃(Layout) 및 디파인(Define) 공정상의 어려움 없이 선택적으로 난살리사이드(Non-Salicide)화하는 공정이 가능하다. 특히 폴리 라우팅(Poly Routing) 형성 이전 단계이므로 포토 다이오드(Photodiode)와 플로팅 확산 노드(FD Node)를 포함하는 영역을 균일하게 난살리사이드(Non-salicide)화 할 수 있다.
또한, 공정상의 어려움으로 인해 폴리라우팅(Poly Routing)을 사용하지 않고 금속 라우팅(Metal Routing)을 사용할 경우에 비해 금속 라인(Metal Line)의 수가 줄어들어 씨모스 이미지 센서의 필 팩터(Fill Factor)를 향상시킴과 동시에 기존 공정에 비해 살리사이드(Salicide) 공정 마진(Margin)이 대폭적으로 향상되는 장점이 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같은 본 발명의 씨모스 이미지 센서의 제조 방법은 다음과 같은 효과가 있다.
첫째, 픽셀부의 폴리 라우팅(Poly Routing)을 게이트 폴리 형성 공정 완료 후 폴리 실리콘을 복층으로 배치하는 공정을 통해 폴리 라우팅(Poly Routing)의 부분적인 난살리사이드(Non-Salicide)화 없이 균일한 저항을 구현할 수 있다.
둘째, 폴리 라우팅(Poly Routing)의 복층 배치를 통해 단위 화소내 살리사이드(Salicide) 공정 진행 시 포토다이오드(Photodiode) 및 플로팅 확산 노드(FD Node)를 공정상의 어려움없이 균일하게 난살리사이드(Non-Salicide)화 시킬 수 있다.
셋째, 금속 라우팅(Metal Routing)시의 균일한 저항값과 폴리 라우팅(Poly Routing) 시의 필 팩터(Fill Factor) 향상을 동시에 구현할 수 있다.
Claims (3)
- 소자 격리 영역과 액티브 영역이 정의된 반도체 기판을 준비하는 단계;상기 액티브 영역 중 소정 부위에 복수개의 게이트 폴리를 형성하는 단계;상기 소정의 게이트 폴리 일측의 상기 반도체 기판에 포토 다이오드를 형성하는 단계;상기 게이트 폴리를 포함한 상기 반도체 기판 상에 산화막을 증착한 후, 이를 선택적으로 제거하여 상기 게이트 폴리의 소정 부위를 오픈하는 산화막 패턴을 형성하는 단계;상기 산화막 패턴 상부에 폴리 실리콘층을 증착한 후, 이를 선택적으로 제거하여 상기 게이트 폴리에 연결되는 라우팅 배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
- 제 1항에 있어서,상기 폴리 실리콘층은 도핑된 폴리 실리콘인 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
- 제 1항에 있어서,상기 라우팅 배선을 형성한 후, 살리사이드 공정을 더 진행하는 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
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