KR100698082B1 - 씨모스 이미지 센서 및 그 제조방법 - Google Patents

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KR100698082B1
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Abstract

본 발명은 R,G,B 3가지 색상의 중첩을 방지함과 동시에 색재현성을 향상시키도록 한 씨모스 이미지 센서 및 그 제조방법에 관한 것으로서, 다수의 포토다이오드와 각종 트랜지스터들이 형성된 반도체 기판의 전면에 형성된 층간 절연막과, 상기 층간 절연막상에 일정한 간격을 갖고, 동일한 높이로 형성되는 제 1, 제 2, 제 3 색의 칼라 필터층과, 상기 각 칼라 필터층의 사이에 형성되는 칼라 필터 분리막과, 상기 각 칼라 필터층상에 형성되는 마이크로렌즈를 포함하여 이루어짐을 특징으로 한다.
포토다이오드, 층간 절연막, 칼라 필터층, 마이크로렌즈, 색재현성

Description

씨모스 이미지 센서 및 그 제조방법{CMOS image sensor and method for manufacturing the same}
도 1은 일반적인 3T형 CMOS 이미지 센서의 등가 회로도
도 2는 일반적인 3T형 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃도
도 3은 종래 기술에 의한 씨모스 이미지 센서를 나타낸 단면도
도 4는 본 발명의 제 1 실시예에 의한 씨모스 이미지 센서를 나타낸 단면도
도 5a 내지 도 5e는 본 발명의 제 1 실시예에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정단면도
도 6은 본 발명의 제 2 실시예에 의한 씨모스 이미지 센서를 나타낸 단면도
도 7a 내지 도 7g는 본 발명의 제 2 실시예에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
200 : 반도체 기판 201 : 에피층
202 : 소자 격리막 203 : 게이트 절연막
204 : 게이트 전극 205 : n-형 확산 영역
206 : 절연막 측벽 207 : 고농도 n+형 확산 영역
208 : 확산 저지용 질화막 209 : 제 1 층간 절연막
210 : 금속배선 211 : 제 2 층간 절연막
212 : 제 1 USG막 패턴 213 : 제 2 USG막 측벽
214 : 칼라 필터층 215 : 평탄화층
216 : 마이크로렌즈
본 발명은 이미지 센서 및 그 제조방법에 관한 것으로서, 특히 색재현성을 형상시키도록 한 씨모스 이미지 센서 및 그 제조방법에 관한 것이다.
일반적으로, 이미지 센서(Image sensor)라 함은 광학 영상(optic image)을 전기 신호로 변환시키는 반도체 소자로서, 이중에서 전하 결합소자(CCD : Charge Coupled Device)는 개개의 MOS(Metal-Oxide-Metal) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이며 씨모스(Complementary MOS) 이미지 센서는 제어 회로(control circuit) 및 신호처리 회로(Signal Processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소 수만큼의 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력(output)을 검출하는 스위칭 방식을 채용하는 소자이다.
CCD는 구동 방식이 복잡하고, 전력 소모가 많으며, 마스크 공정 스텝 수가 많아서 공정이 복잡하고, 시그날 프로세싱 회로를 CCD 칩 내에 구현할 수 없어 원- 칩(One chip)화가 곤란하다는 등의 여러 단점이 있는 바, 최근에 그러한 단점을 극복하기 위하여 서브-마이크론(sub-micron) CMOS 제조기술을 이용한 CMOS 이미지 센서의 개발이 많이 연구되고 있다.
CMOS 이미지 센서는 단위 화소(Pixel)내에 포토다이오드와 모스트랜지스터를 형성시켜 스위칭 방식으로 차례로 신호를 검출함으로써 이미지를 구현하게 되는데, CMOS 제조기술을 이용하므로 전력 소모도 적고 마스크 수도 20개 정도로 30~40개의 마스크가 필요한 CCD 공정에 비해 공정이 매우 단순하며 여러 신호 처리 회로와 원-칩화가 가능하여 차세대 이미지 센서로 각광을 받고 있다.
한편, CMOS 이미지 센서는 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토다이오드와 3개의 트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다. 상기 3T형 CMOS 이미지 센서의 단위화소에 대한 레이아웃(lay-out)을 살펴보면 다음과 같다.
도 1은 일반적인 3T형 CMOS 이미지 센서의 등가 회로도이고, 도 2는 일반적인 3T형 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃도이다.
일반적인 3T형 씨모스 이미지 센서의 단위 화소는, 도 1에 도시된 바와 같이, 1개의 포토다이오드(PD; Photo Diode)와 3개의 nMOS 트랜지스터(T1, T2, T3)로 구성된다. 상기 포토다이오드(PD)의 캐소드는 제 1 nMOS 트랜지스터(T1)의 드레인 및 제 2 nMOS 트랜지스터(T2)의 게이트에 접속되어 있다.
그리고, 상기 제 1, 제 2 nMOS 트랜지스터(T1, T2)의 소오스는 모두 기준 전압(VR)이 공급되는 전원선에 접속되어 있고, 제 1 nMOS 트랜지스터(T1)의 게이트는 리셋신호(RST)가 공급되는 리셋선에 접속되어 있다.
또한, 제 3 nMOS 트랜지스터(T3)의 소오스는 상기 제 2 nMOS 트랜지스터의 드레인에 접속되고, 상기 제 3 nMOS 트랜지스터(T3)의 드레인은 신호선을 통하여 판독회로(도면에는 도시되지 않음)에 접속되고, 상기 제 3 nMOS 트랜지스터(T3)의 게이트는 선택 신호(SLCT)가 공급되는 열 선택선에 접속되어 있다.
따라서, 상기 제 1 nMOS 트랜지스터(T1)는 리셋 트랜지스터(Rx)로 칭하고, 제 2 nMOS 트랜지스터(T2)는 드라이브 트랜지스터(Dx), 제 3 nMOS 트랜지스터(T3)는 선택 트랜지스터(Sx)로 칭한다.
일반적인 3T형 CMOS 이미지 센서의 단위 화소는, 도 2에 도시한 바와 같이, 액티브 영역(10)이 정의되어 액티브 영역(10) 중 폭이 넓은 부분에 1개의 포토다이오드(20)가 형성되고, 상기 나머지 부분의 액티브 영역(10)에 각각 오버랩되는 3개의 트랜지스터의 게이트 전극(120, 130, 140)이 형성된다.
즉, 상기 게이트 전극(120)에 의해 리셋 트랜지스터(Rx)가 형성되고, 상기 게이트 전극(130)에 의해 드라이브 트랜지스터(Dx)가 형성되며, 상기 게이트 전극(140)에 의해 선택 트랜지스터(Sx)가 형성된다.
여기서, 상기 각 트랜지스터의 액티브 영역(10)에는 각 게이트 전극(120, 130, 140) 하측부를 제외한 부분에 불순물 이온이 주입되어 각 트랜지스터의 소오스/드레인 영역이 형성된다.
따라서, 상기 리셋 트랜지스터(Rx)와 상기 드라이브 트랜지스터(Dx) 사이의 소오스/드레인 영역에는 전원전압(Vdd)이 인가되고, 상기 셀렉트 트랜지스터(Sx) 일측의 소오스/드레인 영역은 판독회로(도면에는 도시되지 않음)에 접속된다.
상기에서 설명한 각 게이트 전극(120, 130, 140)들은, 도면에는 도시되지 않았지만, 각 신호 라인에 연결되고, 상기 각 신호 라인들은 일측 끝단에 패드를 구비하여 외부의 구동회로에 연결된다.
도 3은 종래 기술에 의한 씨모스 이미지 센서를 나타낸 단면도이다.
도 3에 도시한 바와 같이, 소자 격리영역과 액티브 영역(포토다이오드 영역 및 트랜지스터 영역)으로 정의된 p++형 반도체 기판(100)상에 p-형 에피층(101)이 성장되고, 상기 반도체 기판(100)의 소자 격리영역에 녹색광, 적색광, 청색광의 입력영역간 분리를 위한 필드 산화막(102)이 형성되며, 상기 반도체 기판(100)의 포토 다이오드 영역에 n-형 확산 영역(103)이 형성된다.
이어, 상기 반도체 기판(100)의 트랜지스터 영역에는 게이트 절연막(104)을 개재하여 게이트 전극(105)들이 형성되고, 상기 게이트 전극(105)의 양측면에 절연막 측벽(106)이 형성되며, 상기 게이트 전극(105)을 포함한 반도체 기판(100)의 전면에 확산 저지막(107)이 형성된다.
그리고 상기 확산 저지막(107)상에 제 1 층간 절연막(108)이 형성되고, 상기 제 1 층간 절연막(108)상에는 일정한 간격을 갖고 각종 금속배선(109)들이 형성되어 있다.
또한, 상기 금속배선(109)을 포함한 반도체 기판(100)의 전면에 제 2 층간 절연막(110)이 약 4000Å의 두께로 형성되고, 상기 제 2 층간 절연막(110)상에 제 1 평탄화층(111)이 형성되며, 상기 제 1 평탄화층(111)상에 상기 각 n-형 확산 영역(103)과 대응되게 적색(R), 녹색(G), 청색(B)의 칼라 필터층(112)이 형성된다.
여기서, 상기 칼라 필터층(112)은 R,G,B의 3가지 색상으로 이루어지는데 그 경계가 항상 중첩되거나 3개 색상의 두께가 균일하지 못하게 되어 있다.
즉, 도면에서와 같이 R의 칼라 필터층이 가장 두껍게 형성되어 있고, G의 칼라 필터층이 가장 얇게 형성되어 있음을 알 수 있다.
또한, 상기 각 칼라필터층(112)을 포함한 반도체 기판(100)의 전면에 제 2 평탄화층(113)이 형성되고, 상기 제 2 평탄화층(113)상에 상기 각 칼라필터층(112)과 대응되게 마이크로렌즈(114)가 형성된다.
여기서, 미설명한 도면부호 115는 트랜지스터의 소오스 및 드레인 불순물 영역이다.
그러나 상기와 같은 종래의 씨모스 이미지 센서는 다음과 같은 문제점이 있었다.
즉, 청색(B) 파장은 다른 파장에 비해 색재현성이 떨어져 심할 경우 그린니시(greenish) 현상이 나타난다.
여기서, 상기 그린니시란 디스플레이에서 초록색이 화전 전체에서 우세하고 이동시 초록색 잔상이 남은 현상을 말한다.
이는 청색 파장의 반응전에 초록색 파장의 반응이 먼저 일어나는 문제로 청 색 파장의 광 반응을 보다 더 효율적으로 해주어야 개선되는 문제이다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 R,G,B 3가지 색상의 중첩을 방지함과 동시에 색재현성을 향상시키도록 한 씨모스 이미지 센서 및 그 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 씨모스 이미지 센서는 다수의 포토다이오드와 각종 트랜지스터들이 형성된 반도체 기판의 전면에 형성된 층간 절연막과, 상기 층간 절연막상에 일정한 간격을 갖고, 동일한 높이로 형성되는 제 1, 제 2, 제 3 색의 칼라 필터층과, 상기 각 칼라 필터층의 사이에 형성되는 칼라 필터 분리막과, 상기 각 칼라 필터층상에 형성되는 마이크로렌즈를 포함하여 이루어짐을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 씨모스 이미지 센서의 제조방법은 다수의 포토 다이오드와 각종 트랜지스터들이 형성된 반도체 기판의 전면에 층간 절연막을 형성하는 단계와, 상기 각 포토다이오드 사이의 대응되게 상기 층간 절연막상에 일정한 간격을 갖는 칼라 필터 분리막을 형성하는 단계와, 상기 칼라 필터 분리막에 분리되도록 상기 층간 절연막상에 제 1, 제 2, 제 3 색의 칼라 필터층을 형성하는 단계와, 상기 각 칼라 필터층상에 마이크로렌즈를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 씨모스 이미지 센서 및 그 제조방법을 보다 상세히 설명하면 다음과 같다.
도 4는 본 발명의 제 1 실시예에 의한 씨모스 이미지 센서를 나타낸 단면도이다.
도 4에 도시한 바와 같이, 소자 격리영역과 액티브 영역(포토다이오드 영역 및 트랜지스터 영역)으로 정의된 p++형 반도체 기판(200)상에 p-형 에피층(201)이 성장되고, 상기 반도체 기판(200)의 소자 격리영역에 녹색광, 적색광, 청색광의 입력영역간 분리를 위한 소자 격리막(202)이 형성되며, 상기 반도체 기판(200)의 포토 다이오드 영역에 n-형 확산 영역(205)이 형성된다.
이어, 상기 반도체 기판(200)의 트랜지스터 영역에는 게이트 절연막(204)을 개재하여 게이트 전극(205)들이 형성되고, 상기 게이트 전극(205)의 양측면에 절연막 측벽(206)이 형성되며, 상기 게이트 전극(205)을 포함한 반도체 기판(200)의 전면에 확산 저지용 질화막(208)이 형성된다.
그리고 상기 확산 저지용 질화막(208)상에 제 1 층간 절연막(209)이 형성되고, 상기 제 1 층간 절연막(209)상에는 일정한 간격을 갖고 각종 금속배선(210)들이 형성되어 있다.
또한, 상기 금속배선(210)을 포함한 반도체 기판(200)의 전면에 제 2 층간 절연막(211)이 형성되고, 상기 각 n-형 확산 영역(205) 사이와 대응되게 상기 제 2 층간 절연막(211)상에 제 1 USG막 패턴(212) 및 제 2 USG막 측벽(213)이 형성된다.
또한, 상기 제 1 USG막 패턴(212)과 제 2 USG막 측벽(213)에 의해 분리되어 상기 각 n-형 확산 영역(205)과 대응되게 R,G,B의 칼라 필터층(214)이 형성되고, 상기 칼라 필터층(214)을 포함한 반도체 기판(200)의 전면에 평탄화층(215)이 형성된다.
또한, 상기 평탄화층(215)상에 상기 각 칼라필터층(214)과 대응되게 마이크로렌즈(215)가 형성된다.
여기서, 미설명한 도면부호 207은 트랜지스터의 소오스 및 드레인 불순물 영역이다.
도 5a 내지 도 5e는 본 발명의 제 1 실시예에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정단면도이다.
도 5a에 도시한 바와 같이, 고농도 제 1 도전형(P++형) 다결정 실리콘 등의 반도체 기판(200)에 에피택셜(epitaxial) 공정으로 저농도 제 1 도전형(P-형) 에피층(201)을 형성한다.
여기서, 상기 에피층(201)은 포토 다이오드에서 공핍 영역(depletion region)을 크고 깊게 형성하여 광 전하를 모으기 위한 저전압 포토 다이오드의 능력을 증가시키고 나아가 광 감도를 향상시키기 위함이다.
그리고, 상기 반도체 기판(200)을 포토다이오드 영역 및 트랜지스터 영역과 소자 분리 영역을 정의하고, STI 공정 또는 LOCOS 공정을 이용하여 상기 소자 분리 영역에 소자 분리막(202)을 형성한다.
그 후, 상기 소자 분리막(202)이 형성된 에피층(201) 전면에 게이트 절연막 (203)과 도전층(예를들면, 고농도 다결정 실리콘층)을 차례로 증착하고, 선택적으로 상기 도전층 및 게이트 절연막을 제거하여 각 트랜지스터의 게이트 전극(204) 을 형성한다.
여기서, 상기 게이트 절연막(203)은 열산화 공정에 의해 형성하거나 CVD법으로 형성할 수 있으며, 상기 도전층위에 실리사이드층을 더 형성하여 게이트 전극을 형성할 수 있다.
한편, 상기 게이트 전극(204) 및 반도체 기판(200)의 표면에 열산화 공정을 실시하여 열산화막(도시되지 않음)을 형성할 수도 있다.
또한, 상기 게이트 전극(204)의 폭은 종래의 게이트 전극폭보다 크게 하여 상기 열산화막의 두께 증가량을 반영할 수도 있다.
이어, 상기 반도체 기판(200)의 포토다이오드 영역에 저농도 제 2 도전형(n-형) 불순물 이온을 주입하여 n-형 확산 영역(205)을 형성한다.
이어, 상기 반도체 기판(200)의 전면에 절연막을 형성한 후 에치백하여 상기 게이트 전극(204)의 양측면에 절연막 측벽(206)을 형성한다.
그리고 상기 반도체 기판(200)의 트랜지스터 영역에 고농도 제 2 도전형(n+형) 불순물 이온을 주입하여 고농도 n+형 확산 영역(207)을 형성한다.
도 5b에 도시한 바와 같이, 상기 반도체 기판(200)에 열처리 공정(예를 들면, 급속 열처리 공정)을 실시하여 상기 n-형 확산 영역(205), 고농도 n+형 확산 영 역(207) 내의 불순물 이온을 확산시킨다.
한편, 상기 고농도 n+형 확산 영역(207)을 형성하기 전에 상기 n-형 확산 영역(205)보다 낮은 이온 주입에너지를 통해 상기 트랜지스터 영역에 n-형 확산 영역(도시되지 않음)을 형성할 수도 있다.
이어, 상기 반도체 기판(200)의 전면에 확산 저지용 질화막(208)을 형성한다.
그리고 상기 확산 저지용 질화막(208)을 포함한 반도체 기판(200)의 전면에 제 1 층간 절연막(209)을 형성한다.
여기서, 상기 제 1 층간 절연막(209)은 사일렌 계열의 절연막으로 형성하여 그 속에 포함되어 있는 다량의 수소 이온으로 인하여 반도체 기판(200)의 댕글린 본드를 회복시킴으로써 암전류를 효과적으로 줄일 수도 있다.
이어, 상기 제 1 층간 절연막(209)상에 금속막을 증착하고, 포토 및 식각 공정을 통해 상기 금속막을 선택적으로 식각하여 각종 금속배선(210)들을 형성한다.
도 5c에 도시한 바와 같이, 상기 금속배선(210)을 포함한 반도체 기판(200)의 전면에 제 2 층간 절연막(211)을 3000 ~ 4000Å의 두께로 형성한다.
여기서, 상기 제 2 층간 절연막(211)은 USG(Undoped Silicate Glass), PSG, BSG, BPSG 중에서 어느 하나를 사용한다.
도 5d에 도시한 바와 같이, 상기 제 2 층간 절연막(211)상에 제 1 USG막을 형성하고, 포토 및 식각 공정을 통해 상기 각 n-형 확산 영역(205) 사이의 제 2 층 간 절연막(211)상에 남도록 선택적으로 패터닝하여 제 1 USG막 패턴(212)을 형성한다.
이어, 상기 제 1 USG막 패턴(212)을 포함한 반도체 기판(200)의 전면에 제 2 USG막을 형성하고, 전면에 에치백 공정을 실시하여 상기 제 1 USG막 패턴(212)의 양측면에 제 2 USG막 측벽(213)을 형성한다.
한편, 상기 제 1 USG막 패턴(212) 및 제 2 USG막 측벽(213)은 이후에 형성되는 각 칼라 필터의 경계 부분에 형성되게 되는데, 본 발명의 실시예에서는 제 1 USG막 패턴(212)과 제 2 USG막 측벽(213)을 모두 형성하고 있지만 하나의 USG막을 형성한 후 선택적으로 패터닝하여 원하는 영역에만 형성하여 각 칼라 필터층의 분리막으로 사용할 수도 있다.
도 5d에 도시한 바와 같이, 상기 제 1 USG막 패턴(212) 및 제 2 USG막 측벽(213)에 의해 분리되게 상기 각 n-형 확산 영역(205)과 대응되게 적색(R), 청색(B), 녹색(G))의 칼라 필터층(214)을 형성한다.
여기서, 상기 각 칼라 필터층(214)은 가염성 레지스트를 사용하여 도포한 후, 노광 및 현상 공정을 진행하여 각각의 파장대별로 빛을 필터링하는 칼라 필터층들을 형성한다.
또한, 상기 각 칼라 필터층(214)은 1 ~ 5㎛의 두께를 갖도록 해당 감광성 물질을 도포하고 별도의 마스크를 사용한 사진 식각 공정으로 패터닝하여 각각의 파장대별로 빛을 필터링하는 칼라 필터층을 단일층으로 형성한다.
도 5e에 도시한 바와 같이, 상기 각 칼라필터층(214)을 포함한 반도체 기판(200)의 전면에 평탄화층(215)을 형성한다.
여기서, 상기 평탄화층(215)은 상기 각 칼라 필터층(214)을 포함한 반도체 기판(200)의 전면에 신뢰성(reliability) 및 패키지(package)시 EMC, 외부로부터의 수분이나 중금속 침투를 방지하기 위하여 실리콘 나이트라이드(silicon nitride)막을 증착하여 형성한다.
이어, 상기 평탄화층(215)의 전면에 CMP 또는 에치백 공정을 실시하여 상부 표면으로부터 소정두께만큼 줄일 수도 있다.
한편, 이미지 센서는 광학적인 투과가 매우 중요하기 때문에 상기 평탄화층(215)의 두께에 의한 박막들의 간섭 현상을 배제하기 위하여 1000 ~ 6000Å의 두께로 형성한다.
이어, 상기 평탄화층(215)을 포함한 반도체 기판(200)의 전면에 상기 n-형 확산 영역(205)에 광을 효율 좋게 집속하기 위하여 마이크로렌즈용 포토레지스트를 도포한다.
이어, 노광 및 현상 공정으로 상기 포토레지스트를 선택적으로 패터닝하여 마이크로렌즈 패턴을 형성한다.
여기서, 상기 포토레지스트가 포지티브 레지스트(positive resist)인 경우 포토레지스트의 흡수체인 기폭제(initiator)의 포토 액티브 컴파운드(photo active compound)를 분해하여야만 투과율이 향상되기 때문에 전면 노광(flood exposure)으 로 상기 마이크로렌즈 패턴내에 잔존하는 포토 액티브 컴파운드를 분해한다.
한편, 상기와 같이 마이크로렌즈 패턴에 전면 노광을 통해 이후 투과율을 높이고 포토 산(photo acid)을 발생시켜 마이크로렌즈의 유동성(flow ability)을 높인다.
그리고 상기 마이크로렌즈 패턴이 형성된 반도체 기판(200)을 핫 플레이트(hot plate)(도시되지 않음) 상부에 올려놓은 상태에서 200 ~ 700℃의 온도로 열처리하여 상기 마이크로렌즈 패턴을 리플로우하여 반구형의 마이크로렌즈(216)를 형성한다.
이어, 상기 열처리로 리플로우된 마이크로렌즈(216)를 쿨링(cooling) 처리한다. 여기서, 상기 쿨링 처리는 쿨 플레이트에 반도체 기판(200)을 올려놓은 상태에서 행해진다.
도 6은 본 발명의 제 2 실시예에 의한 씨모스 이미지 센서를 나타낸 단면도이다.
도 6에 도시한 바와 같이, 소자 격리영역과 액티브 영역(포토다이오드 영역 및 트랜지스터 영역)으로 정의된 p++형 반도체 기판(200)상에 p-형 에피층(201)이 성장되고, 상기 반도체 기판(200)의 소자 격리영역에 녹색광, 적색광, 청색광의 입력영역간 분리를 위한 소자 격리막(202)이 형성되며, 상기 반도체 기판(200)의 포토 다이오드 영역에 n-형 확산 영역(205)이 형성된다.
이어, 상기 반도체 기판(200)의 트랜지스터 영역에는 게이트 절연막(204)을 개재하여 게이트 전극(205)들이 형성되고, 상기 게이트 전극(205)의 양측면에 절연막 측벽(206)이 형성되며, 상기 게이트 전극(205)을 포함한 반도체 기판(200)의 전면에 확산 저지용 질화막(208)이 형성된다.
그리고 상기 확산 저지용 질화막(208)상에 제 1 층간 절연막(209)이 형성되고, 상기 제 1 층간 절연막(209)상에는 일정한 간격을 갖고 각종 금속배선(210)들이 형성되어 있다.
또한, 상기 금속배선(210)을 포함한 반도체 기판(200)의 전면에 제 2 층간 절연막(211)이 형성되고, 상기 각 n-형 확산 영역(205) 사이와 대응되게 상기 제 2 층간 절연막(211)상에 제 1 USG막 패턴(212) 및 제 2 USG막 측벽(213)이 형성된다.
또한, 상기 제 1 USG막 패턴(212)과 제 2 USG막 측벽(213)에 의해 분리되어 상기 각 n-형 확산 영역(205)과 대응되게 R,G,B의 칼라 필터층(214a,124b,124c)이 형성되고, 상기 칼라 필터층(214a,214b,214c)을 포함한 반도체 기판(200)의 전면에 평탄화층(215)이 형성된다.
여기서, 상기 청색 칼라 필터층(214a)은 상기 제 2 층간 절연막(211)의 표면내에 소정깊이를 갖는 트렌치(217)내에 형성되고, 상기 각 칼라 필터층(214a,214b,214c)은 상기 제 1 USG막 패턴(212)의 상부 표면 높이와 동일하게 형성된다.
또한, 상기 평탄화층(215)상에 상기 각 칼라필터층(214a,214b,214c)과 대응되게 마이크로렌즈(215)가 형성된다.
여기서, 미설명한 도면부호 207은 트랜지스터의 소오스 및 드레인 불순물 영역이다.
도 7a 내지 도 7g는 본 발명의 제 2 실시예에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정단면도이다.
도 7a에 도시한 바와 같이, 고농도 제 1 도전형(P++형) 다결정 실리콘 등의 반도체 기판(200)에 에피택셜(epitaxial) 공정으로 저농도 제 1 도전형(P-형) 에피층(201)을 형성한다.
여기서, 상기 에피층(201)은 포토 다이오드에서 공핍 영역(depletion region)을 크고 깊게 형성하여 광 전하를 모으기 위한 저전압 포토 다이오드의 능력을 증가시키고 나아가 광 감도를 향상시키기 위함이다.
그리고, 상기 반도체 기판(200)을 포토다이오드 영역 및 트랜지스터 영역과 소자 분리 영역을 정의하고, STI 공정 또는 LOCOS 공정을 이용하여 상기 소자 분리 영역에 소자 분리막(202)을 형성한다.
그 후, 상기 소자 분리막(202)이 형성된 에피층(201) 전면에 게이트 절연막(203)과 도전층(예를들면, 고농도 다결정 실리콘층)을 차례로 증착하고, 선택적으로 상기 도전층 및 게이트 절연막을 제거하여 각 트랜지스터의 게이트 전극(204) 을 형성한다.
여기서, 상기 게이트 절연막(203)은 열산화 공정에 의해 형성하거나 CVD법으로 형성할 수 있으며, 상기 도전층위에 실리사이드층을 더 형성하여 게이트 전극을 형성할 수 있다.
한편, 상기 게이트 전극(204) 및 반도체 기판(200)의 표면에 열산화 공정을 실시하여 열산화막(도시되지 않음)을 형성할 수도 있다.
또한, 상기 게이트 전극(204)의 폭은 종래의 게이트 전극폭보다 크게 하여 상기 열산화막의 두께 증가량을 반영할 수도 있다.
이어, 상기 반도체 기판(200)의 포토다이오드 영역에 저농도 제 2 도전형(n-형) 불순물 이온을 주입하여 n-형 확산 영역(205)을 형성한다.
이어, 상기 반도체 기판(200)의 전면에 절연막을 형성한 후 에치백하여 상기 게이트 전극(204)의 양측면에 절연막 측벽(206)을 형성한다.
그리고 상기 반도체 기판(200)의 트랜지스터 영역에 고농도 제 2 도전형(n+형) 불순물 이온을 주입하여 고농도 n+형 확산 영역(207)을 형성한다.
도 7b에 도시한 바와 같이, 상기 반도체 기판(200)에 열처리 공정(예를 들면, 급속 열처리 공정)을 실시하여 상기 n-형 확산 영역(205), 고농도 n+형 확산 영역(207) 내의 불순물 이온을 확산시킨다.
한편, 상기 고농도 n+형 확산 영역(207)을 형성하기 전에 상기 n-형 확산 영역(205)보다 낮은 이온 주입에너지를 통해 상기 트랜지스터 영역에 n-형 확산 영역(도시되지 않음)을 형성할 수도 있다.
이어, 상기 반도체 기판(200)의 전면에 확산 저지용 질화막(208)을 형성한다.
그리고 상기 확산 저지용 질화막(208)을 포함한 반도체 기판(200)의 전면에 제 1 층간 절연막(209)을 형성한다.
여기서, 상기 제 1 층간 절연막(209)은 사일렌 계열의 절연막으로 형성하여 그 속에 포함되어 있는 다량의 수소 이온으로 인하여 반도체 기판(200)의 댕글린 본드를 회복시킴으로써 암전류를 효과적으로 줄일 수도 있다.
이어, 상기 제 1 층간 절연막(209)상에 금속막을 증착하고, 포토 및 식각 공정을 통해 상기 금속막을 선택적으로 식각하여 각종 금속배선(210)들을 형성한다.
도 7c에 도시한 바와 같이, 상기 금속배선(210)을 포함한 반도체 기판(200)의 전면에 제 2 층간 절연막(211)을 3000 ~ 4000Å의 두께로 형성한다.
여기서, 상기 제 2 층간 절연막(211)은 USG(Undoped Silicate Glass), PSG, BSG, BPSG 중에서 어느 하나를 사용한다.
이어, 상기 제 2 층간 절연막(211)상에 제 1 USG막을 형성하고, 포토 및 식각 공정을 통해 상기 각 n-형 확산 영역(205) 사이의 제 2 층간 절연막(211)상에 남도록 선택적으로 패터닝하여 제 1 USG막 패턴(212)을 형성한다.
이어, 상기 제 1 USG막 패턴(212)을 포함한 반도체 기판(200)의 전면에 제 2 USG막을 형성하고, 전면에 에치백 공정을 실시하여 상기 제 1 USG막 패턴(212)의 양측면에 제 2 USG막 측벽(213)을 형성한다.
한편, 상기 제 1 USG막 패턴(212) 및 제 2 USG막 측벽(213)은 이후에 형성되는 각 칼라 필터의 경계 부분에 형성되게 되는데, 본 발명의 실시예에서는 제 1 USG막 패턴(212)과 제 2 USG막 측벽(213)을 모두 형성하고 있지만 하나의 USG막을 형성한 후 선택적으로 패터닝하여 원하는 영역에만 형성하여 각 칼라 필터층의 분리막으로 사용할 수도 있다.
도 7d에 도시한 바와 같이, 상기 제 1 USG막 패턴(212) 및 제 2 USG막 측벽(213)을 포함한 반도체 기판(200)의 전면에 감광막(217)을 도포한 후, 노광 및 현상 공정으로 청색 칼라 필터가 형성될 부분만 오픈되도록 패터닝한다.
이어, 상기 패터닝된 감광막(217)을 마스크로 이용하여 상기 제 2 층간 절연막(211)을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 트렌치(218)를 형성한다.
도 7e에 도시한 바와 같이, 상기 감광막(217)을 제거하고, 상기 청색 가염성 레지스트를 도포한 후, 노광 및 현상 공정으로 상기 트렌치(218) 및 그에 인접한 제 1 USG막 패턴(212)과 제 2 USG막 측벽(213)상에 남도록 패터닝하여 청색 칼라 필터층(214a)을 형성한다.
도 7f에 도시한 바와 같이, 상기 청색 칼라 필터층(214a)에 인접한 영역에 각각 녹색 칼라 필터층(214b) 및 적색 칼라 필터층(214c)을 형성한다.
도 7g에 도시한 바와 같이, 상기 제 1 USG막 패턴(212)의 상부 표면을 앤드 포인트로 하여 전면에 CMP 등의 평탄화 공정을 실시하여 평탄화를 실시하고, 상기 반도체 기판(200)의 전면에 평탄화층(215)을 형성한다.
여기서, 본 발명의 실시예에서는 상기 평탄화층(215)을 형성하고 있지만, 전술한 바와 같이 평탄화 공정을 진행되었기 때문에 별도의 평탄화층을 형성하지 않을 수도 있다.
이어, 상기 평탄화층(215)을 포함한 반도체 기판(200)의 전면에 상기 n-형 확산 영역(205)에 광을 효율 좋게 집속하기 위하여 마이크로렌즈용 포토레지스트를 도포한다.
이어, 노광 및 현상 공정으로 상기 포토레지스트를 선택적으로 패터닝하여 마이크로렌즈 패턴을 형성한다.
여기서, 상기 포토레지스트가 포지티브 레지스트(positive resist)인 경우 포토레지스트의 흡수체인 기폭제(initiator)의 포토 액티브 컴파운드(photo active compound)를 분해하여야만 투과율이 향상되기 때문에 전면 노광(flood exposure)으로 상기 마이크로렌즈 패턴내에 잔존하는 포토 액티브 컴파운드를 분해한다.
한편, 상기와 같이 마이크로렌즈 패턴에 전면 노광을 통해 이후 투과율을 높이고 포토 산(photo acid)을 발생시켜 마이크로렌즈의 유동성(flow ability)을 높인다.
그리고 상기 마이크로렌즈 패턴이 형성된 반도체 기판(200)을 핫 플레이트(hot plate)(도시되지 않음) 상부에 올려놓은 상태에서 200 ~ 700℃의 온도로 열처리하여 상기 마이크로렌즈 패턴을 리플로우하여 반구형의 마이크로렌즈(216)를 형성한다.
이어, 상기 열처리로 리플로우된 마이크로렌즈(216)를 쿨링(cooling) 처리한다. 여기서, 상기 쿨링 처리는 쿨 플레이트에 반도체 기판(200)을 올려놓은 상태에서 행해진다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 씨모스 이미지 센서 및 그 제조방법은 다음과 같은 효과가 있다.
즉, 각 칼라 필터층 경계의 중첩을 방지하고 각 칼라 필터층을 동일한 두께로 형성함으로써 색재현성을 향상시킬 수 있다.

Claims (8)

  1. 다수의 포토다이오드와 각종 트랜지스터들이 형성된 반도체 기판의 전면에 형성된 층간 절연막과,
    상기 층간 절연막상에 일정한 간격을 갖고, 동일한 높이로 형성되는 제 1, 제 2, 제 3 색의 칼라 필터층과,
    상기 각 칼라 필터층의 사이에 형성되는 칼라 필터 분리막과,
    상기 각 칼라 필터층상에 형성되는 마이크로렌즈를 포함하여 이루어짐을 특징으로 하는 씨모스 이미지 센서.
  2. 제 1 항에 있어서, 상기 각 칼라 필터층을 포함한 반도체 기판의 전면에 형성되는 평탄화층을 더 포함하여 구성됨을 특징으로 하는 씨모스 이미지 센서.
  3. 삭제
  4. 제 1 항에 있어서, 상기 칼라 필터 분리막은 USG막 패턴 및 USG막 측벽으로 이루어짐을 특징으로 하는 씨모스 이미지 센서.
  5. 다수의 포토다이오드와 각종 트랜지스터들이 형성된 반도체 기판의 전면에 형성된 층간 절연막과,
    상기 각 포토다이오드 사이와 대응되게 상기 층간 절연막상에 일정한 간격을 갖고 형성되는 칼라 필터 분리막과,
    상기 다수개의 포토다이오드 중 일부 포토다이오드와 대응되게 상기 층간 절연막의 표면내에 소정깊이로 형성되는 트렌치와,
    상기 트렌치내에 형성되는 청색 칼라 필터층과,
    상기 칼라 필터 분리막에 의해 분리되고 상기 청색 칼라 필터층과 인접한 층간 절연막상에 각각 형성되는 녹색 칼라 필터층 및 적색 칼라 필터층과,
    상기 각 칼라 필터층상에 형성되는 마이크로렌즈를 포함하여 이루어짐을 특징으로 하는 씨모스 이미지 센서.
  6. 다수의 포토 다이오드와 각종 트랜지스터들이 형성된 반도체 기판의 전면에 층간 절연막을 형성하는 단계;
    상기 각 포토다이오드 사이의 대응되게 상기 층간 절연막상에 일정한 간격을 갖는 칼라 필터 분리막을 형성하는 단계;
    상기 칼라 필터 분리막에 분리되도록 상기 층간 절연막상에 동일한 높이로 제 1, 제 2, 제 3 색의 칼라 필터층을 형성하는 단계;
    상기 각 칼라 필터층상에 마이크로렌즈를 형성하는 단계를 포함하여 형성함을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  7. 제 6 항에 있어서, 상기 칼라 필터 분리막은 USG막 패턴 및 USG막 측벽으로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  8. 다수의 포토다이오드와 각종 트랜지스터들이 형성된 반도체 기판의 전면에 층간 절연막을 형성하는 단계;
    상기 각 포토다이오드 사이와 대응되게 상기 층간 절연막상에 일정한 간격을 갖는 칼라 필터 분리막을 형성하는 단계;
    상기 다수개의 포토다이오드 중 일부 포토다이오드와 대응되게 상기 층간 절연막을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 트렌치를 형성하는 단계;
    상기 트렌치내에 청색 칼라 필터층을 형성하는 단계;
    상기 청색 칼라 필터층과 인접한 층간 절연막상에 각각 녹색 칼라 필터층 및 적색 칼라 필터층을 형성하는 단계;
    상기 칼라 필터 분리막의 상부 표면을 앤드 포인트로 상기 각 칼라 필터층의 전면에 평탄화 공정을 실시하는 단계;
    상기 각 칼라 필터층상에 마이크로렌즈를 형성하는 단계를 포함하여 형성함을 특징으로 하는 씨모스 이미지 센서의 제조방법.
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