JPH0951034A

JPH0951034A - 半導体装置の製造方法

Info

Publication number: JPH0951034A
Application number: JP13545496A
Authority: JP
Inventors: Akio Ito; 昭男伊藤; Hiroshi Horie; 博堀江; Masahiko Imai; 雅彦今井; Yasuhiro Sanbonsugi; 安弘三本杉
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-05-29
Filing date: 1996-05-29
Publication date: 1997-02-18

Abstract

(57)【要約】【課題】基板中に埋め込まれた絶縁層よりなる素子分
離構造を備えた半導体基板構造の表面を平坦化する。【解決手段】基板上に、基板表面に形成された溝を埋
めるようにＳｉＯ₂よりなる絶縁層を堆積する工程と、
前記絶縁層上にポリシリコン層を堆積する工程と、前記
ポリシリコン層を、前記絶縁層表面から、前記絶縁層上
に前記溝に対応して形成された凹部を覆う部分を除き、
除去する工程と、前記絶縁層を、前記ＳｉＯ₂に対して
強い選択性を有する研磨剤により、前記基板表面が露出
し、同時に前記凹部を覆うポリシリコン層の作用により
停止するまで研磨し、除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般に半導体装置の
製造に関し、特に半導体装置中における素子間分離構造
の形成に関する。半導体集積回路では、一般に隣接する
半導体装置相互を電気的に分離するために、素子間分離
構造が形成される。

【０００２】

【従来の技術】従来のＳｉ半導体装置では、かかる素子
間分離構造は、一般に、いわゆるLOCOS 法により、活性
領域に隣接する素子分離領域に、厚いフィールド酸化膜
を形成することにより行われていた。しかし、LOCOS 法
では、特に素子領域の大きさが０．２μｍ以下に減少し
た場合、素子表面が、フィールド酸化膜領域から延在す
るいわゆるバーズビークと呼ばれる薄い酸化膜で覆われ
てしまう問題が生じる。また、かかるLOCOS 法による素
子間分離構造では、微細化に伴って素子領域間の距離が
減少した場合、フィールド酸化膜の厚さが必然的に薄く
なってしまい、所望の素子分離効果が得られない問題点
が生じる。

【０００３】このような、LOCOS 法による素子分離構造
の問題点を回避するため、従来より、隣接する素子間に
溝を形成した、いわゆるシャロートレンチ法が、微細化
した半導体装置の素子分離方法として提案されている。
かかるシャロートレンチ法では、素子間に形成した溝を
絶縁層で埋め込むことにより、所期の素子分離効果を得
る。

【０００４】一方、このような従来のシャロートレンチ
法では、基板表面に溝を形成するため、必然的に凹凸が
生じ、このためかかる分離構造を形成された基板表面上
に半導体装置あるいは多層配線構造を形成するために
は、基板表面を平坦化する必要がある。

【０００５】図１５（Ａ）〜（Ｂ）はかかるシャロート
レンチ法による素子分離領域を形成した半導体基板表面
を平坦化する従来の方法を示す。図１５（Ａ）を参照す
るに、素子領域１ｃ，１ｄに隣接して形成された素子分
離領域に対応して、溝１ａ，１ｂを形成された半導体基
板１上に、ＳｉＯ₂等の絶縁層２が、例えばＣＶＤ法に
より堆積される。かかる絶縁層２上には、前記溝１ａ，
１ｂに対応して凹部２ａ，２ｂが形成される。

【０００６】次に、図１５（Ａ）の構造の表面を、基板
表面に画成された素子領域1 ｃ，１ｄが露出するまで化
学機械研磨し、図１５（Ｂ）に示す、表面が平坦化され
た基板構造を得る。図１５（Ｂ）に示す構造では、素子
領域１ｃと１ｄに隣接して、ＳｉＯ₂で埋められた素子
分離領域２Ａ，２Ｂが形成される。

【０００７】

【発明が解決しようとする課題】このような工程で得ら
れた図１５（Ｂ）の構造では、基板表面はおおよそ平坦
化されるものの、化学機械研磨の際にＳｉＯ₂で埋めら
れた素子分離領域２Ａ，２Ｂが過剰に研磨されてしま
い、基板表面に、素子分離領域２Ａ，２Ｂに対応して深
さがＤの凹部が形成されてしまう。深さＤは０．３μｍ
に達することがある。

【０００８】素子分離領域２Ａ，２Ｂ上には一般に配線
パターンが延在するが、０．２μｍを越える凹みが存在
すると、配線パターンの露光の際に開口数が大きく焦点
深度の浅い高解像度の光学系を有する露光装置を使うこ
とができない。その結果、かかる素子分離構造では、半
導体装置の十分な微細化が達成できない。また、このよ
うな研磨により基板を平坦化する方法では、メモリセル
等の微細なパターンが密集した領域を研磨した場合に
は、研磨する必要のある絶縁層の総面積が大きいため実
効的な研磨圧力が低下してしまい、研磨速度の低下に伴
って研磨不足が生じる一方、パターンが疎な領域では研
磨過多になってしまう等の問題が生じる。

【０００９】かかる研磨に伴う問題点を解決するため、
図１６（Ａ），（Ｂ），図１７（Ｃ）に示される別の工
程によりシャロートレンチ分離構造を形成する方法も提
案されている（例えば IEDM Tech. Dig. 1987, 732, Ap
pl. Phys. Lett., 61, 1344,1992, IEDM Tech. Dig. 19
89, 61) 。ただし、図１６，図１７において、図１５と
共通する部分には同一の参照符号を付し、その説明を省
略する。

【００１０】図１６（Ａ）を参照するに、基板１上に形
成された絶縁層２上に、前記凹部２ａに対応してレジス
トパターンよりなるブロックレジスト３が形成され、図
１６（Ｂ）の工程において前記ブロックレジスト３およ
び絶縁層２を覆うようにレジスト等の平坦化膜４が堆積
される。平坦化膜４は、引き続く図１７（Ｃ）の工程に
おいて、ドライエッチングによりエッチバックあるいは
化学機械研磨され、平坦な平面を有する基板構造が得ら
れる。

【００１１】かかる工程では、確かに素子分離構造を備
え平坦な表面を有する基板構造が得られるが、絶縁層上
の凹部全てにブロックレジスト３が設けられるわけでは
なく、所望の効果を得るためにはどの凹部に設けてどの
凹部に設けないかの選択を行う必要がある。例えば図１
６の例では、ブロックレジスト３は、大きな凹部２ａに
は設けても、小さな凹部２ｂには設けられていない。か
かるブロックレジストの選択的な配置は素子分離構造、
従って基板上における半導体装置の配置をもとに決定す
る必要があるが、かかる配置の決定は困難である。ま
た、ブロックレジスト３の形成には、余計な露光工程が
必要になる。

【００１２】そこで、本発明は上記の課題を解決した、
新規で有用な半導体装置の製造方法を提供することを目
的とする。本発明のより具体的な目的は、平坦な素子分
離構造を形成する工程を含む半導体装置の製造方法を提
供することを目的とする。

【００１３】本発明のその他の目的は、パターンの疎密
に依存しない平坦な研磨面を形成できる研磨工程を含む
半導体装置の製造方法を提供することを目的とする。本
発明のその他の目的は、凹凸面を、その上にブロックレ
ジストを形成することなく平坦化できる平坦化工程を含
む半導体装置の製造方法を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明は、上記の課題
を、請求項１に記載したように、半導体基板上に、研磨
ストッパ層を形成した後、溝を形成する工程と；前記半
導体基板上に、前記溝を埋めるように、絶縁層を形成す
る工程と；前記絶縁層表面上にＳｉ膜を堆積する工程
と；前記Ｓｉ膜を、前記絶縁層表面のうち、前記溝に対
応して形成された凹部を覆う部分を除いて、研磨により
除去する工程と；前記絶縁層を、前記絶縁層を構成する
材料をＳｉに対するよりも大きな研磨速度で選択的に研
磨する研磨剤により、前記研磨ストッパ層が露出するま
で、化学機械研磨する工程とを含むことを特徴とする半
導体装置の製造方法により、または請求項２に記載した
ように、前記絶縁層はＳｉＯ₂よりなることを特徴とす
る請求項１記載の半導体装置の製造方法により、または
請求項３に記載したように、前記研磨剤はＣｅＯ₂また
はＺｒＯ₂を含むことを特徴とする請求項１または２記
載の半導体装置の製造方法により、または請求項４に記
載したように、前記研磨ストッパ層がＳｉ膜であること
を特徴とする請求項１記載の半導体装置の製造方法によ
り、または請求項５に記載したように、半導体基板上に
研磨ストッパ層を形成した後、溝を形成する工程と；前
記半導体基板上に、前記溝を埋めるように、絶縁層を形
成する工程と；前記絶縁層表面上にエッチングストッパ
膜を堆積する工程と；前記エッチングストッパ膜上に、
平坦化犠牲膜を堆積する工程と；前記平坦化犠牲膜上
に、エッチングマスク層を堆積する工程と；前記エッチ
ングマスク層を、前記平坦化犠牲膜表面のうち前記溝に
対応して形成された凹部を覆う部分を除いて除去し、前
記凹部を覆うエッチングマスクを形成する工程と；前記
平坦化犠牲膜を、前記エッチングマスクを使って、前記
エッチングストッパ層が露出するまでエッチングし、前
記エッチングストッパ層上の、前記溝に対応して形成さ
れた凹部上に平坦化犠牲パターンを形成する工程と；前
記平坦化犠牲パターンと前記絶縁層とを同時に研磨する
工程とを含み；前記研磨工程を、前記研磨ストッパ層が
露出するまで継続することを特徴とする半導体装置の製
造方法により、または請求項６に記載したように、前記
研磨ストッパ層はＳｉＮまたはＳｉよりなることを特徴
とする請求項５記載の半導体装置の製造方法により、ま
たは請求項７に記載したように、前記エッチングストッ
パ膜はＳｉＮまたはＳｉよりなり、前記絶縁層および平
坦化犠牲膜はＳｉＯ₂よりなることを特徴とする請求項
５記載の半導体装置の製造方法により、または請求項８
に記載したように、前記平坦化犠牲パターンと前記絶縁
層とを研磨する工程は、ＣｅＯ₂を含む研磨剤により実
行されることを特徴とする請求項７記載の半導体装置の
製造方法により、または請求項９に記載したように、半
導体基板上に、第１のエッチングストッパ層を形成した
後、溝を形成する工程と；前記半導体基板上に、前記溝
を埋めるように、絶縁層を形成する工程と；前記絶縁層
表面上に第２のエッチングストッパ膜を堆積する工程
と；前記第２のエッチングストッパ膜上に、第１の平坦
化犠牲膜を堆積する工程と；前記第１の平坦化犠牲膜上
に、エッチングマスク層を形成する工程と；前記エッチ
ングマスク層を、前記第１の平坦化犠牲膜表面のうち前
記溝に対応して形成された凹部を覆う部分を除いて除去
し、前記凹部を覆うエッチングマスクを形成する工程
と；前記第１の平坦化犠牲膜を、前記エッチングマスク
を使って、前記第２のエッチングストッパ膜が露出する
までエッチングし、前記エッチングストッパ層上の、前
記溝に対応して形成された凹部上に平坦化犠牲パターン
を形成する工程と；前記エッチングマスクを除去して、
前記絶縁層表面および前記平坦化犠牲パターンを露出す
る工程と；前記露出された絶縁層上に、前記平坦化犠牲
パターンを埋め込むように、平坦な表面を有する第２の
平坦化犠牲膜を堆積する工程と；前記第２の平坦化犠牲
膜と、前記平坦化犠牲パターンと、前記絶縁層とを、同
時に、ドライエッチングによりエッチングする工程とを
含み；前記エッチング工程を、素子領域上の第１のエッ
チングストッパ膜が露出するまで継続することを特徴と
する半導体装置の製造方法により、または請求項１０に
記載したように、半導体基板上に研磨ストッパ層を形成
する工程と；前記研磨ストッパ層を形成された半導体基
板表面に素子分離溝を形成し、前記素子分離溝により、
半導体基板表面の素子形成領域を分離する工程と；前記
素子分離溝および前記素子形成領域を覆うように、第１
の絶縁層を堆積する工程と；前記第１の絶縁層上に、エ
ッチングストッパ層を形成する工程と；前記エッチング
ストッパ層のうち、前記素子形成領域を覆う部分を研磨
して除去し、前記第１の絶縁層を露出する開口部を形成
する工程と；前記開口部を介して前記第１の絶縁層をエ
ッチングし、前記素子形成領域の周囲から前記第１の絶
縁層を除去する工程と；前記エッチングストッパ層を除
去し、前記第１の絶縁層上に、前記素子形成領域をも埋
めるように第２の絶縁層を形成する工程と；前記第２の
絶縁層を、前記研磨ストッパ層が露出するまで研磨する
工程と；よりなることを特徴とする半導体装置の製造方
法により、または請求項１１に記載したように、前記研
磨ストッパ層はポリシリコン層またはＳｉＮ層であるこ
とを特徴とする請求項１０記載の半導体装置の製造方法
により、または請求項１２に記載したように、エッチン
グストッパ層はポリシリコン層またはＳｉＮ層またはレ
ジスト層であることを特徴とする請求項１０記載の半導
体装置の製造方法により、解決する。

【００１５】請求項１記載の本発明の特徴によれば、前
記絶縁層を、前記絶縁層を構成する材料に対する研磨速
度がＳｉに対する研磨速度よりも大きい研磨剤により研
磨することにより、前記絶縁層の研磨が、前記基板表面
が露出した時点で、前記基板中の溝に対応して形成され
た絶縁層表面の凹部を覆うＳｉ膜により、自動的に停止
する。その結果、前記凹部を埋める絶縁層が過剰に研磨
されることがなく、基板表面に一致した平坦な表面が得
られる。

【００１６】請求項２記載の本発明の特徴によれば、前
記基板上に形成された溝をＳｉＯ₂により埋めることに
より、いわゆるシャロートレンチ分離構造を有する平坦
な表面の半導体基板が得られる。かかる基板では、基板
表面が平坦であるため、開口数の大きい高解像度光学系
を有する露光装置により、基板表面上に、非常に微細な
配線パターンを形成することができる。また、シャロー
トレンチ分離構造の採用により、素子領域が微細化して
も、フィールド酸化膜を LOCOS 法を使って形成した場
合に生じるような、素子領域表面がバーズビークを形成
する酸化膜で覆われてしまう問題を回避することができ
る。

【００１７】請求項３記載の本発明の特徴によれば、Ｃ
ｅＯ₂あるいはＺｒＯ₂を含む研磨剤を使うことによ
り、研磨剤とＳｉＯ₂との間の固相反応により、ＳｉＯ
₂絶縁層を、研磨ストッパとして作用するＳｉ膜に対し
て高い選択比で研磨することができ、前記基板中の溝に
対応するＳｉ膜が露出した時点で、ＳｉＯ₂絶縁層の研
磨を確実に停止させることができる。

【００１８】請求項４記載の本発明の特徴によれば、前
記基板表面に、前記溝が形成される領域を除いて研磨ス
トッパ層としてＳｉパターンを形成しておくことによ
り、前記絶縁層の研磨が、前記溝を埋める領域において
前記Ｓｉ膜の露出に伴って停止する際に、基板上の他の
領域においても、前記Ｓｉパターンの露出によって停止
し、これに伴い、基板表面全体が確実に平坦化される。

【００１９】請求項５記載の本発明の特徴によれば、前
記絶縁層上に形成された平坦化犠牲膜を、前記基板中の
溝に対応する凹部に対応して形成されたエッチングマス
ク層をマスクにしてエッチングすることにより、前記絶
縁層上に、前記溝に対応した凹部を部分的に埋めるよう
に、平坦化犠牲パターンが形成される。かかる平坦化犠
牲パターンは、前記絶縁層の表面と一致するレベルに表
面を有し、前記絶縁層と前記平坦化犠牲パターンとを同
時に研磨することにより、前記基板中の溝を埋める絶縁
層の表面が前記基板表面と一致した、平坦化された基板
構造を得ることができる。かかる基板構造では、前記溝
を埋める絶縁層はシャロートレンチ分離構造を形成す
る。本発明による方法では、かかる平坦化犠牲パターン
を形成する際に露光工程が必要なく、また、あらかじめ
どの凹部にかかる平坦化犠牲パターンを形成し、どの凹
部にはしないかを決定する必要がない。このため、半導
体装置の製造工程が実質的に簡素化される。

【００２０】請求項６記載の本発明の特徴によれば、通
常使われるＳｉＮもしくはポリシリコンを研磨ストッパ
として使うことができ、余計な工程が必要とされない。
請求項７および８記載の本発明の特徴によれば、エッチ
ングストッパ層としてＳｉを使い、平坦化犠牲膜をＳｉ
Ｏ₂により構成することにより、ＣｅＯ₂を使った研磨
工程において、研磨がエッチングストッパ層の露出と同
時に確実に停止できる。

【００２１】請求項９記載の本発明の特徴によれば、請
求項５記載の発明と同様に、特別な露光工程を行うこと
なく平坦化犠牲パターンを形成することができ、かかる
平坦化犠牲パターンを、ＳＯＧやレジスト等の別の平坦
化膜中に埋め込み、これを一様にエッチバックすること
により、シャロートレンチ分離構造を形成されていなが
ら、かつ平坦な表面を有する基板構造が得られる。

【００２２】請求項１０〜１２記載の本発明の特徴によ
れば、第１の絶縁層をエッチングマスクを使ってエッチ
ングした後、素子形成領域の両側に形成された凹部を第
２の絶縁層により埋めることにより、素子分離溝等の広
い凹部を、絶縁層で完全に、しかも余計なマスク工程を
行なうことなく自己整合的に埋めることができる。さら
に、凸部を形成する素子形成領域に、あらかじめ研磨ス
トッパ層を形成しておくことにより、かかる凹部を絶縁
層で埋めた構造を、研磨により、確実に平坦化すること
ができる。すなわち、研磨は、平坦化が達成された時点
で自動的に停止する。

【００２３】

【発明の実施の形態】以下、本発明の第１実施例による
半導体装置の製造方法、とくに半導体基板中へのシャロ
ートレンチ分離構造の形成工程を、図１（Ａ）〜
（Ｄ），図２（Ｅ）〜（Ｇ）を参照しながら説明する。

【００２４】図１（Ａ）の工程において、Ｓｉ基板１１
上に、まずパッド酸化膜１１ａを、Ｓｉ基板表面を１０
００°Ｃの温度で熱酸化させることにより形成し、その
上に研磨ストッパ層としてポリシリコン層１２を、約１
５０ｎｍの厚さに堆積する。さらに、前記ポリシリコン
層１２上にＳｉＯ₂層１３を約１００ｎｍの厚さに堆積
し、これをパターニングしてポリシリコン層１２表面の
うち、基板１１中に形成される素子分離構造に対応する
領域を露出させる。さらに、前記ＳｉＯ₂パターン１３
をマスクにポリシリコン層１２をパターニングして図１
（Ａ）に示す構造を得る。

【００２５】次に、図１（Ｂ）の工程において、前記Ｓ
ｉＯ₂パターンをマスクにＳｉ基板１１をエッチング
し、素子分離に必要な深さが０．２μｍ以上の溝１１
Ａ，１１Ｂ，１１Ｃ，・・・を形成する。次に、図１
（Ｃ）の工程において、図１（Ｂ）の構造上にＳｉＯ₂
層１４を、ＣＶＤ法により、溝１１Ａの深さに対応した
厚さで堆積する。その結果、ＳｉＯ ₂層１４上には前記
凹部１１Ａに対応して凹部１４ａが形成される。一方、
溝１１Ｂ，１１Ｃは幅が小さいため、ＳｉＯ₂層１４上
に実質的な大きさの凹部が形成されることはない。さら
に、図１（Ｄ）の工程において、前記ＳｉＯ₂層１４上
にポリシリコン層１５が、約１００ｎｍの厚さに堆積さ
れる。その結果、ポリシリコン層１５上には、その結果
前記溝１１Ａに対応して凹部１５ａが形成される。Ｓｉ
Ｏ₂層１４の厚さは溝１１Ａの厚さに等しくなるように
設定されるため、前記ポリシリコン層１５のうち、前記
溝１１Ａに対応する領域１５ａは、基板１１表面を覆う
ポリシリコン層１２と実質的に同一のレベルに形成され
る。

【００２６】次に、図２（Ｅ）の工程において、前記Ｓ
ｉＯ2 層１４上のポリシリコン層１５が、コロイダルシ
リカ等、通常のシリカ系の研磨剤を使って研磨され、前
記溝１１Ａに対応する凹部領域１５ａを除いて除去され
る。さらに、図２（Ｆ）に示すように、ＳｉＯ2 層１４
の研磨を継続し、図２（Ｇ）に示すように、前記ポリシ
リコン層１２が基板表面に露出した段階で研磨を停止す
る。その結果、図２（Ｇ）に示すような、基板１１中に
形成された凹部１１Ａ，１１Ｂ，１１ＣをＳｉＯ2 によ
り埋めたシャロートレンチ分離構造を備え、平坦な表面
を有する基板構造が得られる。

【００２７】図２（Ｅ）〜（Ｇ）までの研磨工程におい
て、図１５（Ｂ）の構造に見られるような溝を埋めるＳ
ｉＯ₂層の過剰研磨の問題点を回避し、理想的に平坦な
基板表面を形成するためには、研磨剤として前記ＳｉＯ
₂膜１４には作用するがポリシリコンパターン１５ａに
は作用しない、選択性のある研磨作用を有する研磨剤を
使う必要がある。このような研磨剤を使った場合、図２
（Ｇ）の構造において、ポリシリコンパターン１５ａは
有効な研磨ストッパとして作用し、ポリシリコン層１２
およびポリシリコンパターン１５ａが露出した時点で溝
１１Ａを埋めるＳｉＯ₂層の研磨は実質的に停止し、そ
の結果非常に平坦な基板構造が得られる。

【００２８】本発明の出願人は、このような選択的に作
用する研磨剤を求めて実験を行った結果、酸化セリウム
（ＣｅＯ₂）系の研磨剤がＳｉＯ₂とポリシリコンの組
み合わせに対して、非常に高い選択性を示すことを発見
した。下の表１は、コロイダルシリカ系研磨剤と酸化セ
リウム系研磨剤について、ＳｉＯ₂層、ＳｉＮ層および
ポリシリコン層を研磨する場合の研磨速度および研磨選
択比を求めた結果を示す。

【００２９】

【表１】

【００３０】この結果からわかるように、ＣｅＯ₂系研
磨剤を使った場合、特にＳｉＯ₂層とポリシリコン層と
の間で２５０倍に達する研磨速度の選択比が得られ、Ｓ
ｉＯ ₂は非常に大きな研磨速度で研磨されるのに対し、
ポリシリコン層は殆ど研磨されないことが発見された。
また、コロイダルシリカ系およびＣｅＯ₂系研磨剤のい
ずれもが、ＳｉＯ₂層とＳｉＮ層とでは、それぞれ３．
４および５と、比較的大きな選択比が得られ、ＳｉＯ₂
がＳｉＮよりも大きい速度で研磨されることが確認され
た。

【００３１】このような、ＣｅＯ₂系研磨剤がＳｉＯ₂
層に対して示す高い研磨速度は、研磨剤中のＣｅＯ₂砥
粒がＳｉＯ₂と固相反応するためと考えられる。同様
な、ＳｉＯ₂に対して固相反応を生じ、これに高い研磨
速度で選択的に作用する研磨剤として、ＺｒＯ₂を使用
することも可能である。さらに、前記ＣｅＯ₂系研磨剤
あるいはＺｒＯ₂系研磨剤が示す研磨の選択性は、Ｓｉ
Ｏ₂層とポリシリコン層の組み合わせのみならず、Ｓｉ
Ｏ₂層とアモルファスシリコン層の組み合わせに対して
も有効である。すなわち、これらの研磨剤のアモルファ
スシリコン層に対する研磨速度は、ＳｉＯ₂層に対する
研磨速度に比較して、非常に小さい。

【００３２】このように、図１〜２の工程では、大面積
を有し、通常の研磨では表面が過剰に研磨されて凹部を
形成しやすい溝１１Ａを埋めるＳｉＯ₂層の表面が、研
磨に対して非常に高い耐性を示すポリシリコンパターン
１５ａで覆われるため、従来の構成におけるような分離
絶縁層の表面がくぼむ問題が生じない。また、より小さ
な面積を有する溝、例えば溝１１Ｂ，１１Ｃを埋めるＳ
ｉＯ₂層の表面にはかかるポリシリコンパターンは形成
されない。図２（Ｇ）を参照。その際、どの溝にポリシ
リコンパターンが形成されどれには形成されないかは、
溝の幅ないし面積によって自動的に決まり、特別な判定
や、かかる判定にもとづいたフォトリソグラフィ工程を
行う必要がない。

【００３３】先にも説明したように、図２（Ｇ）の段階
で得られた基板構造は、シャロートレンチ分離構造を備
え、かつ平坦な平面を有しているために、その表面上
に、非常に微細なパターンを、大きな開口数を有し、高
い解像度の、ただし浅い焦点深度の光学系を備えた露光
装置により、精度よく露光することができる。このた
め、前記基板構造上に、非常に微細な半導体素子より構
成された高い集積密度の半導体集積回路を構成すること
ができる。

【００３４】次に、本発明の第２実施例を、図３（Ａ）
〜（Ｃ），図４（Ｄ）〜（Ｆ）および図５（Ｇ），
（Ｈ）を参照しながら説明する。ただし、先に説明した
部分に対応する部分には同一の参照符号を付し、その説
明を省略する。まず、図３（Ａ）の工程において、基板
１１中に凹部１１Ａを形成し、図１（Ｂ）と同様な構造
を得る。ただし、図３（Ａ）の構造では、ＳｉＯ₂マス
クパターン１３は除去されている。

【００３５】次に、図３（Ｂ）の工程において、図３
（Ａ）の構造上にＳｉＯ₂層１４を堆積し、図１（Ｃ）
と同様な構造を得る。すなわち、層１４上には、基板１
１中に形成された実質的な面積を有する溝１１Ａに対応
して凹部１４ａが形成される。次に、図３（Ｃ）の工程
において、前記ＳｉＯ₂層１４上にポリシリコンまたは
ＳｉＮよりなるエッチングストッパ層１５が堆積され、
その上に別のＳｉＯ₂層１６が、前記層１４の厚さと実
質的に同一の厚さに堆積される。その結果、ＳｉＯ₂層
１６上には、前記層１４の凹部１４ａに対応して凹部が
形成される。さらに層１６上に、ポリシリコンあるいは
ＳｉＮよりなる別の層１７が、エッチングマスク層とし
て、約１００ｎｍの厚さに堆積される。その結果、図３
（Ｃ）に示したように、前記基板１１中の溝１１Ａに対
応してポリシリコンあるいはＳｉＮよりなる凹部領域１
７ａが形成される。

【００３６】次に、図４（Ｄ）の工程において、前記層
１７を、前記ＳｉＯ₂層１６の表面が露出するまで研磨
して、図４（Ｄ）に示す、前記凹部領域１７ａがエッチ
ングマスクとして残された構造が得られ、引き続き前記
ＳｉＯ₂層１６を、前記凹部領域１７ａをマスクにウェ
ットエッチングすることにより、図４（Ｅ）に示すよう
に前記層１５上の凹部領域１５ａを埋めるようにＳｉＯ
₂パターン１６ａが形成される。さらに、図４（Ｆ）の
工程において、前記ＳｉＯ₂パターン１６ａ上に残って
いるパターン１７ａが溶解・除去される。その際、Ｓｉ
Ｏ₂層１４を覆う層１５も、パターン１６ａの下の領域
１５ａを除き、同時に溶解・除去される。このために
は、層１５および層１７は同一の材料より構成しておく
のが望ましい。

【００３７】さらに図５（Ｇ）の工程において、図４
（Ｆ）の構造を一様に研磨することにより、すなわち層
１４およびパターン１６ａを同時に研磨することによ
り、図５（Ｈ）に示す構造が得られる。かかる研磨工程
では、、前記絶縁層１４の凹部が前記ＳｉＯ₂パターン
１６ａにより実質的に埋められているため、研磨は表面
全体に一様に行われ、図５（Ｈ）に示すような平坦な基
板表面が得られる。かかる工程では、ＳｉＯ₂パターン
１６ａは平坦化犠牲パターンとして作用する。したがっ
て、かかる研磨工程では、前記パターン１６ａと絶縁層
１４とは同一の材料、あるいは実質的に同一の研磨速度
を有する材料により構成するのが望ましい。

【００３８】かかる研磨工程では、先にも説明したよう
に絶縁層１４上の凹部１４ａがＳｉＯ₂パターンにより
埋められているため、研磨が基板表面全体で一様に進行
し、その結果、パターン１５ａを研磨に対して特別な耐
性を有する材料により構成する必要は、必ずしもない。
換言すると、図５（Ｇ）の研磨工程を、従来のコロイダ
ルシリカを使った、通常の研磨剤により実行することが
できる。勿論、この工程で、ＣｅＯ₂のようなＳｉＯ₂
に対して強い選択性のある研磨剤を使ってもよい。

【００３９】本実施例による方法では、パターン１６ａ
の形成を、特別な露光工程を行うことなく実行すること
ができる。また、基板上の溝のどれに対応してこのよう
な平坦化犠牲パターンを設け、どの溝には設けないかと
いう判定を行う必要がなく、かかる平坦化犠牲パターン
が必要な凹部には、図４（Ｅ）の段階で確実に、かつ自
動的に必要な平坦化犠牲パターンが形成される。

【００４０】次に、本発明の第３実施例を、図６（Ａ）
〜（Ｃ），図７（Ｄ）〜（Ｆ）および図８（Ｇ）〜
（Ｉ）を参照しながら説明する。ただし、図６（Ａ）〜
（Ｃ）および図７（Ｄ）〜（Ｆ）の工程は、第２実施例
の対応する工程と同一であり、その説明を省略する。

【００４１】図７（Ｆ）の工程の後、図８（Ｇ）の工程
において、前記ＳｉＯ₂層１４および平坦化犠牲パター
ン１６ａを埋めるように、ＳＯＧあるいはレジストより
なる平坦化層１８が堆積される。さらに、図８（Ｈ）の
工程において、前記平坦化層１８の表面をドライエッチ
ングによりエッチバックし、最終的に図８（Ｉ）に示す
構造を得る。ただし、図８（Ｈ）の工程において、ドラ
イエッチングは、エッチングが前記ＳｉＯ₂層１４、平
坦化犠牲パターン１６ａおよび平坦化層１８において実
質的に同一の速度で進行するような速度に設定される。

【００４２】かかる本発明の第３実施例においても、わ
ざわざ平坦化犠牲パターン１６ａをフォトリソグラフィ
により形成する必要がなく、工程が簡素化される。ま
た、平坦化犠牲パターン１６ａは、かかる平坦化犠牲パ
ターンの形成が必要な大面積の溝１１Ａに対応して自動
的に形成されるため、基板上に形成されるデバイスパタ
ーンをもとに、どの凹部に平坦化犠牲パターン１６ａを
形成しどの凹部には形成しないかを、あらかじめ決定し
ておく必要もない。

【００４３】第２および第３実施例によっても、微細化
した半導体装置の素子分離構造として好適なシャロート
レンチ分離構造が半導体基板上に形成され、しかも平坦
な表面を有する半導体基板構造を、複雑な工程を用いる
ことなく得ることができる。以上、第２および第３実施
例において、溝の深さを埋め込み絶縁膜の膜厚を同一に
して説明してきたが、埋め込み絶縁膜厚が溝の深さより
も厚い場合でも同様の効果を得ることができる。

【００４４】次に、本発明の第４実施例を、図９（Ａ）
〜（Ｄ）および図１０（Ｅ）〜（Ｇ）を参照しながら説
明する。ただし、先に説明した部分には同一の参照符号
を付し、説明を省略する。まず図９（Ａ）の工程で、Ｓ
ｉ基板１１上に、先の工程と同様にして熱酸化膜１１ａ
を約５ｎｍの厚さに形成し、さらにその上に研磨ストッ
パ層として作用するポリシリコン層１２を約１００ｎｍ
の厚さに堆積する。

【００４５】次に、レジストパターン（図示せず）を使
ったドライエッチングにより、図９（Ａ）の構造上に、
深さが約３００ｎｍ（半導体基板のエッチング深さ、ス
トッパ層を含むトータルは４００ｎｍ））の溝１１Ａ，
１１Ｂ，１１Ｃを、図９（Ｂ）に示すように形成する。
溝１１Ａ，１１Ｂ，１１Ｃの形成の結果、溝と溝との間
には、頂部に熱酸化膜１１ａとポリシリコンパターン１
２Ａとを担持するメサ構造１１Ｈ、および頂部に熱酸化
膜１１ａとポリシリコンパターン１２Ｂとを担持するメ
サ構造１１Ｉが形成される。さらに、レジストパターン
を除去した後、かかるメサ構造１１Ｈおよび１１Ｉの側
壁面、および溝１１Ａ，１１Ｂ，１１Ｃの底部に、保護
膜１１ｂを、Ｓｉの熱酸化により、約１０ｎｍの厚さに
形成する。図９（Ｂ）参照。

【００４６】さらに、図９（Ｃ）の工程では、図９
（Ｂ）の構造上に、ＣＶＤ法により、厚さが約４００ｎ
ｍのＳｉＯ₂膜１４を堆積し、さらに前記膜１４上に、
エッチングストッパとして使われるＳｉＮ膜１５を、Ｃ
ＶＤ法により約１００ｎｍの厚さに堆積する。

【００４７】次に、図９（Ｄ）の工程で、図９（Ｃ）の
構造を化学機械研磨して、前記ＳｉＮ膜１５のうち、メ
サ構造１１Ｈおよび１１Ｉを覆う部分に、それぞれ前記
ＳｉＯ₂膜１４を露出する開口部１５Ａ，１５Ｂを形成
する。さらに、図１０（Ｅ）の工程で、前記ＳｉＮ膜１
５をマスクに、前記ＳｉＯ₂膜１４を、前記開口部１５
Ａ，１５Ｂを介してＨＦ系のエッチャントによりウェッ
トエッチングし、ポリシリコンパターン１２Ａ，１２Ｂ
を露出させる。その際、メサ１１Ｈ，１１Ｉの両側のＳ
ｉＯ₂膜１４もエッチングされ、空隙１４Ａ，１４Ｂが
それぞれメサ１１Ｈ，１１Ｉの両側に形成される。ま
た、その際、メサ１１Ｈ，１１Ｉを構成するＳｉ突出部
の側壁に形成されていた熱酸化膜１１ｂも除去される。
ＳｉＯ₂のエッチングにドライエッチングを使ってもよ
い。

【００４８】さらに、前記ＳｉＮ膜１５を熱燐酸等によ
り除去した後、図１０（Ｆ）の工程で、まず前記メサ１
１Ｈ，１１Ｉの側壁に熱酸化膜１１ｂを再び形成した
後、前記ＳｉＯ₂膜１４上に、前記メサ１１Ｈ，１１Ｉ
を埋めるように、別のＳｉＯ₂膜１４’をＣＶＤ法によ
り、約２００ｎｍの厚さに堆積する。

【００４９】さらに、図１０（Ｇ）の工程で、前記Ｓｉ
Ｏ₂膜１４’を、前記ポリシリコンパターン１２Ａ，１
２Ｂが露出するまで、ＣｅＯ₂系の研磨材を使って化学
機械研磨する。その際、研磨はＳｉＯ₂膜に対して選択
的に作用するため、前記ポリシリコンパターン１２Ａ，
１２Ｂが露出した段階で研磨は自動的に停止する。その
結果、図１０（Ｇ）に示す、メサ１１Ｈ，１１Ｉの両側
がＳｉＯ₂膜により埋め込まれた平坦化構造が得られ
る。

【００５０】図１０（Ｇ）の構造では、メサ１１Ｈ，１
１Ｉ上に半導体素子を形成した場合、素子間の距離が非
常に近い場合でも、前記溝１１Ａ，１１Ｂ、１１Ｃを埋
めるＳｉＯ₂膜１４，１４’により、非常に効果的な素
子分離が得られる。また、図１０（Ｇ）の構造は平坦化
されているため、その上に容易に多層配線構造を形成す
ることができる。

【００５１】次に、本発明の第５実施例を、図１１
（Ａ）〜（Ｄ）および図１２（Ｅ）〜（Ｇ）を参照しな
がら説明する。ただし、先に説明した部分には同一の参
照符号を付し、説明を省略する。まず図１１（Ａ）の工
程で、Ｓｉ基板１１上に、先の工程と同様にして熱酸化
膜１１ａを約５ｎｍの厚さに形成し、さらにその上に研
磨ストッパ層として作用するＳｉＮ膜１２’を約１００
ｎｍの厚さに堆積する。

【００５２】次に、レジストパターン（図示せず）を使
ったドライエッチングにより、図１１（Ａ）の構造上
に、深さが約３００ｎｍ（半導体基板のエッチング深
さ、ストッパ層を含むトータルは４００ｎｍ）の溝１１
Ａ，１１Ｂ，１１Ｃを、図１１（Ｂ）に示すように形成
する。溝１１Ａ，１１Ｂ，１１Ｃの形成の結果、溝と溝
との間には、頂部に熱酸化膜１１ａとＳｉＮパターン１
２Ａ’とを担持するメサ構造１１Ｈ、および頂部に熱酸
化膜１１ａとＳｉＮパターン１２Ｂ’とを担持するメサ
構造１１Ｉが形成される。さらに、レジストパターンを
除去した後、かかるメサ構造１１Ｈおよび１１Ｉの側壁
面、および溝１１Ａ，１１Ｂ，１１Ｃの底部に、保護膜
１１ｂを、Ｓｉの熱酸化により、約１０ｎｍの厚さに形
成する。図１１（Ｂ）参照。

【００５３】さらに、図１１（Ｃ）の工程では、図１１
（Ｂ）の構造上に、ＣＶＤ法により、厚さが約４００ｎ
ｍのＳｉＯ₂膜１４を堆積し、さらに前記膜１４上に、
エッチングストッパとして使われるポリシリコン膜１
５’を、ＣＶＤ法により約１００ｎｍの厚さに堆積す
る。

【００５４】次に、図１１（Ｄ）の工程で、図１１
（Ｃ）の構造を化学機械研磨して、前記ポリシリコン膜
１５’のうち、メサ構造１１Ｈおよび１１Ｉを覆う部分
に、それぞれ前記ＳｉＯ₂膜１４を露出する開口部１５
Ａ’，１５Ｂ’を形成する。さらに、図１２（Ｅ）の工
程で、前記ＳｉＮ膜１５’をマスクに、前記ＳｉＯ ₂膜
１４を、前記開口部１５Ａ’，１５Ｂ’を介してＨＦ系
のエッチャントによりウェットエッチングし、ＳｉＮパ
ターン１２Ａ’，１２Ｂ’を露出させる。その際、メサ
１１Ｈ，１１Ｉの両側のＳｉＯ₂膜１４もエッチングさ
れ、空隙１４Ａ，１４Ｂがそれぞれメサ１１Ｈ，１１Ｉ
の両側に形成される。また、その際、メサ１１Ｈ，１１
Ｉを構成するＳｉ突出部の側壁に形成されていた熱酸化
膜１１ｂも除去される。ＳｉＯ₂のエッチングにはドラ
イエッチングを用いてもよい。

【００５５】さらに、残存する前記ポリシリコン膜１
５’を研磨等により除去した後、図１２（Ｆ）の工程
で、まず前記メサ１１Ｈ，１１Ｉの側壁に熱酸化膜１１
ｂを再び形成した、さらに前記ＳｉＯ₂膜１４上に、前
記メサ１１Ｈ，１１Ｉを埋めるように、別のＳｉＯ₂膜
１４’をＣＶＤ法により、約２００ｎｍの厚さに堆積す
る。

【００５６】さらに、図１２（Ｇ）の工程で、前記Ｓｉ
Ｏ₂膜１４’を、前記ＳｉＮパターン１２Ａ’，１２
Ｂ’が露出するまで、シリカ系の研磨材を使って化学機
械研磨する。その際、研磨はＳｉＯ₂膜に対して選択的
に作用するため、前記ＳｉＮパターン１２Ａ’，１２
Ｂ’が露出した段階で研磨は自動的に停止する。その結
果、図１２（Ｇ）に示す、メサ１１Ｈ，１１Ｉの両側が
ＳｉＯ₂膜により埋め込まれた平坦化構造が得られる。

【００５７】図１２（Ｇ）の構造では、図１０（Ｇ）の
構造と同様に、メサ１１Ｈ，１１Ｉ上に半導体素子を形
成した場合、素子間の距離が非常に近い場合でも、前記
溝１１Ａ，１１Ｂ、１１Ｃを埋めるＳｉＯ₂膜１４，１
４’により、非常に効果的な素子分離が得られる。ま
た、図１２（Ｇ）の構造は平坦化されているため、その
上に容易に多層配線構造を形成することができる。

【００５８】次に、本発明の第６実施例を、図１３
（Ａ）〜（Ｄ）および図１４（Ｅ）〜（Ｇ）を参照しな
がら説明する。ただし、先に説明した部分には同一の参
照符号を付し、その説明を省略する。まず図１３（Ａ）
の工程で、Ｓｉ基板１１上に、先の工程と同様にして熱
酸化膜１１ａを約５ｎｍの厚さに形成し、さらにその上
に研磨ストッパ層として作用するポリシリコン膜１２を
約１００ｎｍの厚さに堆積する。次に、レジストパター
ン（図示せず）を使ったドライエッチングにより、図１
３（Ａ）の構造上に、深さが約３００ｎｍ（半導体基板
のエッチング深さ、ストッパ層を含むトータルは４００
ｎｍ）の溝１１Ａ，１１Ｂ，１１Ｃを、図１３（Ｂ）に
示すように形成する。溝１１Ａ，１１Ｂ，１１Ｃの形成
の結果、溝と溝との間には、頂部に熱酸化膜１１ａとポ
リシリコンパターン１２Ａとを担持するメサ構造１１
Ｈ、および頂部に熱酸化膜１１ａとポリシリコンパター
ン１２Ｂとを担持するメサ構造１１Ｉが形成される。さ
らに、レジストパターンを除去した後、かかるメサ構造
１１Ｈおよび１１Ｉの側壁面、および溝１１Ａ，１１
Ｂ，１１Ｃの底部に、保護膜１１ｂを、Ｓｉの熱酸化に
より、約１０ｎｍの厚さに形成する。図１３（Ａ）およ
び（Ｂ）の工程は、図９（Ａ）および（Ｂ）の工程と実
質的に同一である。

【００５９】さらに、図１３（Ｃ）の工程では、図１３
（Ｂ）の構造上に、ＣＶＤ法により、厚さが約４００ｎ
ｍのＳｉＯ₂膜１４を堆積し、さらに前記膜１４上に、
レジスト層１５”を、スピンコーティング法により堆積
する。次に、図１３（Ｄ）の工程で、図１３（Ｃ）のレ
ジスト層１５”を化学機械研磨して、前記レジスト層１
５”のうち、メサ構造１１Ｈおよび１１Ｉを覆う部分
に、それぞれ前記ＳｉＯ₂膜１４を露出する開口部１５
Ａ”，１５Ｂ”を形成する。レジスト層の研磨は、研磨
剤を使わず、水のみにより行なうことが可能である。

【００６０】さらに、図１４（Ｅ）の工程で、前記レジ
スト層１５”をマスクに、前記ＳｉＯ₂膜１４を、前記
開口部１５Ａ”，１５Ｂ”を介してＨＦ系のエッチャン
トによりウェットエッチングし、ポリシリコンパターン
１２Ａ，１２Ｂを露出させる。その際、メサ１１Ｈ，１
１Ｉの両側のＳｉＯ₂膜１４もエッチングされ、空隙１
４Ａ，１４Ｂがそれぞれメサ１１Ｈ，１１Ｉの両側に形
成される。また、その際、メサ１１Ｈ，１１Ｉを構成す
るＳｉ突出部の側壁に形成されていた熱酸化膜１１ｂも
除去される。ＳｉＯ₂のエッチングには、ドライエッチ
ングを用いてもよい。

【００６１】さらに、残存する前記レジスト層１５”
を、Ｈ₂Ｏ₂とＨ₂ＳＯ₄の混合液により除去した後、
図１４（Ｆ）の工程で、まず前記メサ１１Ｈ，１１Ｉの
側壁に熱酸化膜１１ｂを再び形成し、さらに前記ＳｉＯ
₂膜１４上に、前記メサ１１Ｈ，１１Ｉを埋めるよう
に、別のＳｉＯ₂膜１４’をＣＶＤ法により、約２００
ｎｍの厚さに堆積する。

【００６２】さらに、図１４（Ｇ）の工程で、前記Ｓｉ
Ｏ₂膜１４’を、前記ポリシリコンパターン１２Ａ，１
２Ｂが露出するまで、ＣｅＯ₂系の研磨材を使って化学
機械研磨する。その際、研磨はＳｉＯ₂膜に対して選択
的に作用するため、前記ポリシリコンパターン１２Ａ，
１２Ｂが露出した段階で研磨は自動的に停止する。その
結果、図１４（Ｇ）に示す、メサ１１Ｈ，１１Ｉの両側
がＳｉＯ₂膜により埋め込まれた平坦化構造が得られ
る。

【００６３】図１４（Ｇ）の構造では、図１０（Ｇ）あ
るいは図１２（Ｇ）の構造と同様に、メサ１１Ｈ，１１
Ｉ上に半導体素子を形成した場合、素子間の距離が非常
に近い場合でも、前記溝１１Ａ，１１Ｂ、１１Ｃを埋め
るＳｉＯ₂膜１４，１４’により、非常に効果的な素子
分離が得られる。また、図１２（Ｇ）の構造は平坦化さ
れているため、その上に容易に多層配線構造を形成する
ことができる。また、本実施例において、研磨ストッパ
としてポリシリコンパターン１２Ａ，１２Ｂのかわり
に、先の実施例で説明したＳｉＮパターン１２Ａ’，１
２Ｂ’を使うことも可能である。

【００６４】以上、本発明を好ましい実施例について説
明したが、本発明はこれらに限定されるものではなく、
特許請求の範囲に記載した要旨内において様々な変形・
変更が可能である。

【００６５】

【発明の効果】請求項１，２記載の本発明の特徴によれ
ば、基板中に形成された溝を埋める絶縁層が過剰に研磨
されることがなく、基板表面に一致した平坦な表面が得
られる。その結果、微細化した半導体装置の素子分離構
造として好適なシャロートレンチ分離構造を形成され、
しかも平坦な表面を有する半導体基板構造を、複雑な工
程を用いることなく得ることができる。基板表面が平坦
であるため、開口数の大きい高解像度光学系を有する露
光装置により、基板表面上に、非常に微細な配線パター
ンを形成することができる。また、シャロートレンチ分
離構造の採用により、素子領域が微細化しても、フィー
ルド酸化膜を LOCOS 法を使って形成した場合に生じる
ような、素子領域表面がバーズビークを形成する酸化膜
で覆われてしまう問題を回避することができる。

【００６６】請求項３，４記載の本発明の特徴によれ
ば、ＣｅＯ₂あるいはＺｒＯ₂を研磨剤として使うこと
によりＳｉ層がＳｉＯ₂層の効果的な研磨ストッパとし
て作用し、その結果前記基板中の溝に対応するＳｉ膜が
露出した時点、あるいは基板表面が露出した時点で、Ｓ
ｉＯ₂絶縁層の研磨を確実に停止させることができる。
その結果、基板表面全体が確実に平坦化される。

【００６７】請求項５記載の本発明の特徴によれば、基
板中に形成された溝に対応した凹部を部分的に埋めるよ
うに、平坦化犠牲パターンが形成される。かかる平坦化
犠牲パターンを絶縁層と同時に研磨することにより、前
記基板中の溝を埋める絶縁層の表面が前記基板表面と一
致した、平坦化された基板構造を得ることができる。か
かる基板構造では、前記溝を埋める絶縁層はシャロート
レンチ分離構造を形成する。本発明による方法では、か
かる平坦化犠牲パターンを形成する際に露光工程が必要
なく、また、あらかじめどの凹部にかかる平坦化犠牲パ
ターンを形成し、どの凹部にはしないかを決定する必要
がない。このため、半導体装置の製造工程が実質的に簡
素化される。

【００６８】請求項６記載の本発明の特徴によれば、通
常使われるＳｉＮをエッチングストッパとして使うこと
ができ、余計な工程が必要とされない。請求項７および
８記載の本発明の特徴によれば、エッチングストッパ層
としてＳｉを使い、平坦化犠牲膜をＳｉＯ₂により構成
することにより、ＣｅＯ₂を使った研磨工程において、
研磨がエッチングストッパ層の露出と同時に確実に停止
する。

【００６９】請求項９記載の本発明の特徴によれば、請
求項６あるいは１４記載の発明と同様に、特別な露光工
程を行うことなく平坦化犠牲パターンを形成することが
でき、かかる平坦化犠牲パターンを、ＳＯＧやレジスト
等の別の平坦化膜中に埋め込み、これを一様にエッチバ
ックすることにより、シャロートレンチ分離構造を形成
されていながら、かつ平坦な表面を有する基板構造が得
られる。

【００７０】請求項１０〜１２記載の本発明の特徴によ
れば、素子分離溝等の広い凹部を、絶縁層で完全に、し
かも自己整合的に埋めることができる。さらに、かかる
凹部を絶縁層で埋めた構造を、研磨により、確実に平坦
化することができる。

【図面の簡単な説明】

【図１】（Ａ）〜（Ｄ）は本発明の第１実施例による半
導体装置の製造工程を示す図（その一）である。

【図２】（Ｅ）〜（Ｇ）は本発明の第１実施例による半
導体装置の製造工程を示す図（その二）である。

【図３】（Ａ）〜（Ｃ）は本発明の第２実施例による半
導体装置の製造工程を示す図（その一）である。

【図４】（Ｄ）〜（Ｆ）は本発明の第２実施例による半
導体装置の製造工程を示す図（その二）である。

【図５】（Ｇ）〜（Ｈ）は本発明の第２実施例による半
導体装置の製造工程を示す図（その三）である。

【図６】（Ａ）〜（Ｃ）は本発明の第３実施例による半
導体装置の製造工程を示す図（その一）である。

【図７】（Ｄ）〜（Ｆ）は本発明の第３実施例による半
導体装置の製造工程を示す図（その二）である。

【図８】（Ｇ）〜（Ｉ）は本発明の第３実施例による半
導体装置の製造工程を示す図（その三）である。

【図９】（Ａ）〜（Ｄ）は本発明の第４実施例による半
導体装置の製造工程を示す図（その一）である。

【図１０】（Ｅ）〜（Ｇ）は本発明の第４実施例による
半導体装置の製造工程を示す図（その二）である。

【図１１】（Ａ）〜（Ｄ）は本発明の第５実施例による
半導体装置の製造工程を示す図（その一）である。

【図１２】（Ｅ）〜（Ｇ）は本発明の第５実施例による
半導体装置の製造工程を示す図（その二）である。

【図１３】（Ａ）〜（Ｄ）は本発明の第６実施例による
半導体装置の製造工程を示す図（その一）である。

【図１４】（Ｅ）〜（Ｇ）は本発明の第６実施例による
半導体装置の製造工程を示す図（その二）である。

【図１５】（Ａ），（Ｂ）は従来の半導体装置の製造工
程の一例を示す図である。

【図１６】（Ａ），（Ｂ）は従来の半導体装置の製造工
程の別の例（その一）を示す図である。

【図１７】（Ｃ）は従来の半導体装置の製造工程の別の
例（その二）を示す図である。

【符号の説明】

１，１１半導体基板１ａ，１ｂ，１１Ａ，１１Ｂ，１１Ｃ溝１ｃ，１ｄ，１１Ｉ，１１Ｈ素子領域２，１４，１４’，１６絶縁層２ａ，２ｂ，１４ａ，１６ａ凹部２Ａ，２Ｂ素子分離酸化膜３ブロックレジスト４平坦化層１１ａパッド酸化膜１２，１２’ ポリシリコン層またはＳｉＮ層１３ＳｉＯ₂マスクパターン１５，１５’，１７ポリシリコンまたはＳｉＮ層１４Ａ，１４Ｂ空隙１５Ａ，１５Ａ’，１５Ａ”，１５Ｂ，１５Ｂ’１５
Ｂ” 開口部１５ａ，１７ａポリシリコン領域（エッチングマス
ク）１５” レジスト層１６ａＳｉＯ₂平坦化犠牲パターン１８平坦化層

───────────────────────────────────────────────────── フロントページの続き (72)発明者今井雅彦神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者三本杉安弘神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】半導体基板上に、研磨ストッパ層を形成
した後、溝を形成する工程と；前記半導体基板上に、前
記溝を埋めるように、絶縁層を形成する工程と；前記絶
縁層表面上にＳｉ膜を堆積する工程と；前記Ｓｉ膜を、
前記絶縁層表面のうち、前記溝に対応して形成された凹
部を覆う部分を除いて、研磨により除去する工程と；前
記絶縁層を、前記絶縁層を構成する材料をＳｉに対する
よりも大きな研磨速度で選択的に研磨する研磨剤によ
り、前記研磨ストッパ層が露出するまで、化学機械研磨
する工程とを含むことを特徴とする半導体装置の製造方
法。
【請求項２】前記絶縁層はＳｉＯ₂よりなることを特
徴とする請求項１記載の半導体装置の製造方法。
【請求項３】前記研磨剤はＣｅＯ₂またはＺｒＯ₂を
含むことを特徴とする請求項１または２記載の半導体装
置の製造方法。
【請求項４】前記研磨ストッパ層がＳｉ膜であること
を特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】半導体基板上に研磨ストッパ層を形成し
た後、溝を形成する工程と；前記半導体基板上に、前記
溝を埋めるように、絶縁層を形成する工程と；前記絶縁
層表面上にエッチングストッパ膜を堆積する工程と；前
記エッチングストッパ膜上に、平坦化犠牲膜を堆積する
工程と；前記平坦化犠牲膜上に、エッチングマスク層を
堆積する工程と；前記エッチングマスク層を、前記平坦
化犠牲膜表面のうち前記溝に対応して形成された凹部を
覆う部分を除いて除去し、前記凹部を覆うエッチングマ
スクを形成する工程と；前記平坦化犠牲膜を、前記エッ
チングマスクを使って、前記エッチングストッパ層が露
出するまでエッチングし、前記エッチングストッパ層上
の、前記溝に対応して形成された凹部上に平坦化犠牲パ
ターンを形成する工程と；前記平坦化犠牲パターンと前
記絶縁層とを同時に研磨する工程とを含み；前記研磨工
程を、前記研磨ストッパ層が露出するまで継続すること
を特徴とする半導体装置の製造方法。
【請求項６】前記研磨ストッパ層はＳｉＮまたはＳｉ
よりなることを特徴とする請求項５記載の半導体装置の
製造方法。
【請求項７】前記エッチングストッパ膜はＳｉＮまた
はＳｉよりなり、前記絶縁層および平坦化犠牲膜はＳｉ
Ｏ₂よりなることを特徴とする請求項５記載の半導体装
置の製造方法。
【請求項８】前記平坦化犠牲パターンと前記絶縁層と
を研磨する工程は、ＣｅＯ₂を含む研磨剤により実行さ
れることを特徴とする請求項７記載の半導体装置の製造
方法。
【請求項９】半導体基板上に、第１のエッチングスト
ッパ層を形成した後、溝を形成する工程と；前記半導体
基板上に、前記溝を埋めるように、絶縁層を形成する工
程と；前記絶縁層表面上に第２のエッチングストッパ膜
を堆積する工程と；前記第２のエッチングストッパ膜上
に、第１の平坦化犠牲膜を堆積する工程と；前記第１の
平坦化犠牲膜上に、エッチングマスク層を形成する工程
と；前記エッチングマスク層を、前記第１の平坦化犠牲
膜表面のうち前記溝に対応して形成された凹部を覆う部
分を除いて除去し、前記凹部を覆うエッチングマスクを
形成する工程と；前記第１の平坦化犠牲膜を、前記エッ
チングマスクを使って、前記第２のエッチングストッパ
膜が露出するまでエッチングし、前記エッチングストッ
パ層上の、前記溝に対応して形成された凹部上に平坦化
犠牲パターンを形成する工程と；前記エッチングマスク
を除去して、前記絶縁層表面および前記平坦化犠牲パタ
ーンを露出する工程と；前記露出された絶縁層上に、前
記平坦化犠牲パターンを埋め込むように、平坦な表面を
有する第２の平坦化犠牲膜を堆積する工程と；前記第２
の平坦化犠牲膜と、前記平坦化犠牲パターンと、前記絶
縁層とを、同時に、ドライエッチングによりエッチング
する工程とを含み；前記エッチング工程を、素子領域上
の第１のエッチングストッパ膜が露出するまで継続する
ことを特徴とする半導体装置の製造方法。
【請求項１０】半導体基板上に研磨ストッパ層を形成
する工程と；前記研磨ストッパ層を形成された半導体基
板表面に素子分離溝を形成し、前記素子分離溝により、
半導体基板表面の素子形成領域を分離する工程と；前記
素子分離溝および前記素子形成領域を覆うように、第１
の絶縁層を堆積する工程と；前記第１の絶縁層上に、エ
ッチングストッパ層を形成する工程と；前記エッチング
ストッパ層のうち、前記素子形成領域を覆う部分を研磨
して除去し、前記第１の絶縁層を露出する開口部を形成
する工程と；前記開口部を介して前記第１の絶縁層をエ
ッチングし、前記素子形成領域の周囲から前記第１の絶
縁層を除去する工程と；前記エッチングストッパ層を除
去し、前記第１の絶縁層上に、前記素子形成領域をも埋
めるように第２の絶縁層を形成する工程と；前記第２の
絶縁層を、前記研磨ストッパ層が露出するまで研磨する
工程と；よりなることを特徴とする半導体装置の製造方
法。
【請求項１１】前記研磨ストッパ層はポリシリコン層
またはＳｉＮ層であることを特徴とする請求項１０記載
の半導体装置の製造方法。
【請求項１２】エッチングストッパ層はポリシリコン
層またはＳｉＮ層またはレジスト層であることを特徴と
する請求項１０記載の半導体装置の製造方法。