KR20010107537A - 불휘발성 반도체기억장치 및 상기 제조방법 - Google Patents

불휘발성 반도체기억장치 및 상기 제조방법 Download PDF

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Abstract

본 발명은 불휘발성 반도체기억장치 및 제조방법에 관한 것으로서 불휘발성 반도체기억장치의 다결정Si층간 절연막(109a)을 질소를 첨가한 CVD Si02막으로 하고 상기를 주변회로영역 저전압부의 MOS트랜지스터의 게이트산화막으로서도 이용한다. 또한, 주변회로영역 고전압부의 MOS트랜지스터의게이트산화막도 본Si02막 109a와 다른 1층의 질소를 첨가한 CVD Si02막의 적층막으로 한다.
본 발명에 의하면 불휘발성 반도체기억장치의 주변회로영역 MOS트랜지스터의 게이트산화막의 신뢰성이 향상하고 트랜지스터 특성을 향상가능하다. 또한, 불휘발성 반도체기억장치의 미세화 저전압화가 도모된다. 또한, 불휘발성 반도체기억장치의 제조공정의 간략화가 도모되는 기술이 제시된다.

Description

불휘발성 반도체기억장치 및 상기 제조방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND PROCESS FOR PRODUCTING THE SAME}
본 발명은 불휘발성 반도체기억장치 및 상기의 제조방법에 관한 상기 미세화 저전압동작 고신뢰화 제조공정의 간략화를 도모하는 기술에 관한다.
불휘발성 반도체기억장치의 대표인 후래쉬메모리는 휴대성 내충격성에 우수하고 온보드에서 전기적으로 일괄소거가 가능한 경우에서 휴대전화 디지털 카메라등의 소형휴대정보 기기의 메모리로서 급속하게 시장을 확대하고 있다.
후래쉬메모리는 예를들면 도 18에서 도시한 바와 같이 통상 정보를 축적하는메모리셀(M)과 변입과 판독을 실행하는 비트를 선택하거나 칩내부에서 필요한 전압을 발생하는 주변회로를 구성하는 MIS형 전계효과 트랜지스터(P)로 이룬다.
상기 중 메모리셀(M)은 소스 및 드레인확산층(미도시)을 갖는 실리콘(Si)기판(201)과 상기 Si기판상에 형성한 P웰(204a)와 주로 다결정(Si)막으로 이루는 부유게이트(207) 및 제어게이트(209)와 상기 양게이트 가능 분리하는 다결정Si층간 절연막(208)과 부유게이트(207)과 P웰(204a)를 분리하는 터널절연막(206)으로 이루는 MOS형 전계효과 트랜지스터를 하나의 기억단위로 하고 상기를 복수개 행렬형으로 배치하여 구성된다. 메모리셀의 부유게이트와 제어게이트를 분리하는 다결정Si층간 절연막에는 통상 SiO2막에 비하여 유전율이 크고 리크전류가 작은 실리콘질소화(Si3N4)막을 SiO2막으로 끼운 적층막 이른바 ONO막이 폭넓게 이용되고 있다.
주변회로(P)는 Si기판(201)안에 형성된 P웰(204b) N웰(205)과 소스 및 드레인확산층(212a, 212b)와 웰상에 게이트절연막(210)을 매개로 형성한 주로 다결정Si막으로 이루는 게이트전극(211)로 이루는 MOS형 전계효과트랜지스터를 복수개 조합시키는 것에 의해 구성된다. 게이트절연막(210)은 통상 열산화법에 의해 형성된 SiO2막이 이용되고 있다.
각 메모리셀(M) 및 주변회로트랜지스터(P)는 통상 두꺼운 산화막으로 이루는 소자분리영역(202)에 의해 분리된다. 그리고 주변회로에 의해 발생한 플러스 또는 마이너스의 전압을 제어게이트(209)에 인가하는 것에 의해 부유게이트에 축적되는 전하량을 제어하고 상기에 의해 메모리셀 트랜지스터의 한계치전압을 변화시키는 것에 의해 정보의 "0", "1"을 판별하고 있다.
그러나 상기한 불휘발성 반도체기억장치의 대용량화에 따라서 주변회로용 MOS트랜지스터(P) 및 메모리셀(M)에 새로운 과제가 발생해왔다.
제 1 점은 주변회로용 MOS트랜지스터의 게이트산화막 쇠화에 기인한 특성 및 신뢰성의 쇠화이다.
후래쉬메모리에 있어서는 기입/소거시 워드선에 예를들면 18V로 한 고전압이 인가된다. 상기와 같은 고전압을 취급하는 주변회로용 MOS트랜지스터에 있어서는 게이트산화막 두께를 예를 들면 25nm정도와 막두께화 하는 것에 의해 고내압을 도모하고 있다. 그러나 소자의 미세화를 위한 주변 MOS트랜지스터간의 소자분리에 종래의 선택산화법(LOCOS) 대신으로 천구분리법을 적용한 경우 25nm으로 한 두꺼운 게이트산화막을 열산화법에 의해 형성하면 천구분리영역부에 접하는 게이트산화막두께가 액티브영역에 비하여 현저하게 얇아지는 현상이 발생하였다. 이로 인하여 MOS트랜지스터의 전류-전압특성에 이른바 킹을 일으키거나 게이트산화막의 절연내압이 저하한다는 문제를 발생하였다.
제 2점은 프로그램전압저감에 불가결한 메모리셀(M)의 다결정 Si층간 절연막의 박막화이다.
후래쉬메모리의 변입동작시에 부유게이트에 인가되는 전압(Vfg)은,
Vfg = C2·Vcg/(C1+C2) ............... (1)
으로 전해진다. 상기에서 Vcg는 제어게이트인가전압 C1 및 C2는 각각 터널절연막 및 다결정Si층간 절연막의 용량이다. 제어게이트에 인가된 전압을 효율좋게 부유게이트에 전달하고 프로그램전압을 저감하기 위해서는 C2를 크게하는 이른바 다결정 Si층간 절연막을 박막화하는 것이 유효하다. 그러나 종래로부터 폭넓게 이용하고 있는 실리콘질소화(Si3N4)막을 SiO2막으로 끼운 적층막 이른바 ONO막에서는 상하층의 SiO2막을 5nm이하로 하면 부유게이트에 축적된 전하가 제어게이트에 누설하는 이른바 리텐션불량이 나타나는 문제가 있었다. 또한, 상층의 SiO2막을 5nm형성하려고 한 경우 하층의 다결정 Si막의 산화를 방지하기 위하여 10nm정도 이상의 Si3N4막을 퇴적할 필요가 있었다. 이로 인하여 ONO막의 박막화는 산화막환산 막두께로 15nm정도가 한계이었다.
이로 인하어 ONO막 대신으로 질소를 첨가한 단층의 CVD SiO2막을 다결정 Si층간 절연막에 적용하여 상기 박막화를 도모하는 것에의해 프로그램전압을 저감하는 기술이 일본국 특개평10-242310에 개시되어 있다.
그러나 종래의 후래쉬메모리에서 폭넓게 실행되어 있는 바와 같이 다결정 Si층간절연막을 형성 한 후 열산화법에 의해 주변회로 MOS트랜지스터의 게이트산화막을 형성하면 ONO막과는 다른 단층의 CVDSiO2막은 내산화성을 가지고 있기 때문에 고농도로 불순물이 토핑된 부유게이트 다결정 Si가 두껍게 산화되어 버린다는 문제가 있었다. 따라서 메모리셀 다결정Si층간 절연막에 단층의 CVDSiO2막을 이용한 때의 주변회로 MOS트랜지스터의 게이트산화막의 작성방법의 개발이 필요하였다.
제 3점은 공정수의 증대이다.
종래의 후래쉬메모리에서는 메모리셀의 터널절연막(206) 다결정 Si층간절연막(208) 및 주변회로 MOS 트랜지스터의 게이트절연막(210)을 순차로 각각 단독으로 형성하고 있었다. 이로 인하여 공정수가 많고 저코스트화를 저해하는 요인으로 되어 있다. 최근에서는 후래쉬메모리의 변입속도 및 판독속도의 향상을 도모하기 위하여 주변회로영역의 MOS트랜지스터의 게이트산화막 두께를 2종류로하는 기술도 제안되고 있고 이후 후래쉬메모리의 제조공정의 간략화는 중요한 과제가 된다고 예상된다.
상기 기술의 3개의 과제는 메모리셀의 층간 절연막과 주변회로 MOS트랜지스터의 게이트산화막의 작성이라는 관점에서 상호 밀접하게 관계하고 있고 상기를 해결하기 위한 새로운 불휘발성 반도체기억장치 및 상기 제조방법의 개발을 추구하고 있다.
본 발명의 목적은 불휘발성 반도체기억장치의 주변회로영역 MOS트랜지스터의 게이트산화막을 고신뢰화하고 트랜지스터 특성을 향상하는 것이다.
본 발명의 다른 목적은 불휘발성 반도체기억장치의 미세화 저전압화에 대응한 다결정 Si층간 절연막 및 주변회로영역 MOS 트랜지스터의 게이트의 산화막 형성방법을 제공하는 것이다.
본 발명의 또 다른 목적은 불휘발성 반도체기억장치의 제조공정의 간략화를 도모하는 것이다.
상기 제 1의 과제를 해결하기 위하여 본 발명의 불휘발성 반도체기억장치에서는 주변회로를 구성하는 MOS형 전계효과형 트랜지스터의 게이트절연막을 반도체기판상에 퇴적하여 형성한 절연막 예를들면 CVDSi02막에 의해 형성한다. 상기에 의해 MOS형 전계효과형 트랜지스터간의 소자분리에 천구분리법을 이용하여도 천구분리영역에 접하는 부분의 게이트산화 막두께가 얇아지는 경우가 없이 MOS형 전계효과형 트랜지스터 특성에 있어서의 킹을 방지하는 것이 가능하고 또한, 게이트산화막의 절연내압의 저하를 회피하는 것이 가능하다. 또한, 주변회로가 2종류 이상의 게이트절연 막두께를 갖는 MOS형 전계효과형 트랜지스터에서 구성되고 있는 경우 게이트절연 막두께가 두꺼운 쪽이 고전압부의 MOS형 전계효과형 트랜지스터에 적용하면 특히 유효하다.
또한, 주변회로를 구성하는 MOS형 전계효과형 트랜지스터의 게이트절연막을 반도체기판표면을 열산화한 절연막과 당해절연막상에 퇴적하여 형성한 절연막의 적층막(예를들면 CVDSiO2 막)으로 하는 것에 의해 천구분리영역에 접하는 부분으 게이트산화 막두께를 퇴적절연막에서 보상하는 것이 가능하기 때문에 상기 퇴적 절연막 단층으로 한 경우와 동일하게 MOS형 전계효과형 트랜지스터 특성에 있어서의 킹을 방지하는 것이 가능하고 또한, 게이트산화막의 절연내압의 저하를 회피하는 것이 가능하다. 또한, 상기 경우에는 열산화절연막의 막두께보다도 퇴적절연막의 막두께쪽을 두껍게하는 것이 효과달성상 바람직하다.
상기 제 2의 과제를 해결하기 위하여 본 발명의 불휘발성 반도체기억장치의 제조방법에서는 주변회로를 구성하는 MOS형 전계효과형 트랜지스터의 게이트절연막을 반도체기판상에 퇴적한 절연막 예를들면 CVDSiO2 막에 의해 형성한다. 상기에 의해 다결정실리콘층간 절연막을 CVDSi02막으로 하고 다결정실리콘층간 절연막을 형성한 후에 게이트절연막을 형성한 경우에서도 다결정실리콘층간 절연막의 CVDSiO2막이 두껍게 산화되어 버리는 것이 회피가능하다.
또한, 주변회로의 게이트절연막의 전부또는 일부를 열산화막으로 하는 경우에는 반도체기판표면을 열산화하는 공정을 다결정실리콘층간 절연막을 형성하는 공저보다도 먼저 실행해버리는 것에 의해 다결정실리콘층간 절연막인 CVDSiO2 막의 이상 산화를 방지하는 것이 가능하다.
상기 제 3의 과제를 해결하기 위하여 본 발명의 불휘발성 반도체기억장치 및 그 제조 방법에서는 다결정실리콘층간 절연막 형성을 위하여 퇴적한 절연막 예를들면 CVD절연막을 주변회로를 구성하는 MOS형 전계효과형 트랜지스터의 게이트절연막의 전부 또는 일부로서 이용 하는 것에 의해 제조공정의 간략화를 달성하는 것이 가능하다.
도 1 은 본 발명의 실시예 1을 도시하는 단면개략도이다(1).
도 2 는 본 발명의 실시예 1을 도시하는 단면개략도이다(2).
도 3 은 게이트전압과 게이트전류의 관계를 도시하는 도이다.
도 4 는 게이트산화막의 절연내압의 분포를 도시하는 도이다.
도 5 는 천구분리영역 근방의 게이트산화막형태를 도시하는 도이다.
도 6 은 SiO2막안의 질소원자농도분포를 도시하는 도이다.
도 7 은 본 발명의 실시예 2를 도시하는 단면개략도이다(1).
도 8 은 본 발명의 실시예 2를 도시하는 단면개략도이다(2).
도 9 는 본 발명의 실시예 2를 도시하는 단면개략도이다(3).
도 10 은 본 발명의 실시예 3을 도시하는 단면개략도이다(1).
도 11 은 본 발명의 실시예 3을 도시하는 단면개략도이다(2).
도 12 는 본 발명의 실시예 3을 도시하는 단면개략도이다(3).
도 13 은 본 발명의 실시예 4를 도시하는 단면개략도이다.
도 14 는 본 발명의 실시예 5를 도시하는 단면개략도이다(1).
도 15 는 본 발명의 실시예 5를 도시하는 단면개략도이다(2).
도 16 은 본 발명의 실시예 6을 도시하는 단면개략도이다(1).
도 17 은 본 발명의 실시예 6을 도시하는 단면개략도이다(2).
도 18 은 종래기술을 도시하는 단면개략도이다.
<주요부분에 대한 도면부호의 설명>
101 : Si기판 102 : 천구소자분리영역
103 : 웰간 분리영역 104a, 104b, 104c : P웰
105a, 105b : N웰 106 : 열산화막
107b , 110a, 110b: 인을 토핑한 다결정 Si막
108a, 109a : 질소원자를 첨가한 SiO2막
111b, 111c : 소스/드레인 영역
112a, 112b : P형 소스/드레인영역
(실시예 1)
본 실시예 1에서는 불휘발성 반도체기억장치의 메모리셀의다결정 Si층간 절연막과 주변회로 MOS트랜지스터의 게이트산화막을 질소를 첨가한 CVDSi02막으로 하고 상기를 동시에 형성하는 것에 의해 주변회로 MOS트랜지스터의 특성향상과 메모리셀의 미세화 동작전압의 저감 및 제조공정의 간략화를 도모한 예에 대해서 설명한다.
본 실시예의 불휘발성 반도체기억장치의 작성순서를 도 1 및 도 2에 도시한다. 불휘발성 반도체기억장치는 정보를 축적하기위한 복수의 메모리셀을 행렬형으로 배치한 메모리셀영역과 변입과 판독을 실행하는 비트를 선택하거나 칩내부에서 필요한 전압을 발생하는 주변회로를 구성하기 위한 MOS트랜지스터를 복수개배치한주변회로영역으로 구성된다.
주변회로영역은 예를들면 3.3V로 한 전원전압과 같은 비교적 작은 전압만이인가되는 저전압부와 예를들면 18V로 한 변입에 필요한 고전압이 인가되는 고전압부로 나뉘어진다. 저전압부와 고전압부는 함께 P웰(104b, 104c) 및 N웰(105a, 105b)상에형성된 복수개의 NMOS트랜지스터 및 PMOS트랜지스터로 구성된다. 메모리셀은 NOR형으로 불리우는 대표적인 후래쉬메모리이고 P웰(104a)상에 형성된다.
도 1 및 도 2는 메모리셀의 워드선에 평행하게 주변회로의 MOS트랜지스터의 게이트선에 수직인 단면도이다.
제조방법은 이하와 같다.
우선 면방위(100)의 p형 Si기판(101)에 각 메모리셀 및 주변회로 MOS트랜지스터를 분리하는 천구소자분리영역(102)을 형성하였다(도 1(a))
이어서, 이온삽입법에 의해 P웰영역(104a, 104b, 104c) 및 N웰영역(105a, 105b) 또한, 웰간의 분리영역(103)을 형성하였다. (도 1(b)).
이어서, 메모리셀의 터널절연막으로 이루는 Si02막(106)을 열산화법에 의해 9nm형성하였다.(도 1(c))
이어서, 부유게이트가 되는 인을 토핑한 다결정 Si막(107)을 150nm 퇴적하였다.(도 1(d))
이어서, 리소그래피와 드라이에칭기술을 이용하여 다결정 Si막 107을 패터닝한(다결정 Si막 107은 107a가 된다). 이 때 주변회로영역의 다결정 Si막 107 및 SiO2막 106은 완전하게 제거하였다.(도 1(e))
이어서, SiH4 와 N20를 원료가스로 한 감압화학 기상성장법(LPCVD법)에 의해 SiO2막 108을 16nm퇴적하였다. 퇴적온도는 750℃이다. 상기 직후에 SiO2막 108을 NH3분위기안에서 어닐하고 또한, 웨트산화를 실행하였다.(도 1(f))
상기 후 리소그래피기술 에 의해 주변회로영역 가운데 고전압부만이 피복되는 바와 같은 레지스트패턴을 작성하고(미도시) 불소산과 암모니아의 혼압수용액에 의해 메모리셀영역 및 주변회로영역 가운데 저전압부에 존재하는 SiO2막(108)을 게저하였다(SiO2막(108)은 108a가 된다)(도 2(a)).
상기 후 다시 SiH4 와 N20를 원료가스로 한 LPCVD법에 의해 SiO2막 109을 11nm퇴적하였다. 퇴적온도는 750℃이다. 상기 직후에 SiO2막 109를 NH3분위기안에서 어닐하고 또한, 웨트산화를 실행하였다(도 2(b)).
이상 도 1(f) 에서 도 2(b)에 도시한 공정에 의해 메모리셀영역에는 11nm의 다결정 Si층간 절연막(CVD Si02막(109))이 주변회로영역의 저전압부에는 11nm의 게이트산화막(CVD SiO2막(102))이 주변회로영역의 고전압부에는 대략 27nm의 게이트산화막(CVD Si02막(108a)와 CVD SiO2막(109)의 적층막)이 형성된다. 상기에서 CVD SiO2막 퇴적 후 NH3분위기안에서 어닐하고 또한, 웨트산소를 실행하고 있는 것은 E'센터라 불리우는 막안의 결함과 산소원자를 저감하기 위한것이다. 상기에 의해 절연막의 리크전류를 억제하면서 트랩을 저감하고 메모리셀 의 전하보지특성의 향상을 도모한다. 또한, 주변회로 MOS트랜지스터의 상호 컨덕턴스를 향상하기 위한 것이다.
다음으로 메모리셀의 제어게이트와 주변회로의 게이트전극이 되는 인을 토핑한 다결정 Si막(110)을 퇴적하였다(도 2(c)).
상기 후 리소그래피와 드라이 에칭기술에 의해 다결정 Si막(110)을 패터닝하고 메모리셀의 제어게이트(워드선)(110a) 및 주변회로의 게이트전극(110b)을 형성하였다. 이어서, 도에는 미도시이지만 메모리셀영역의 SiO2막(109) 및 다결정Si막(107a)을 에칭하고 부유게이트를 형성하였다(SiO2막(109) 및 다결정Si막(107a) 은 각각 109a, 107b가 된다(도 2(d)).
이어서, 이온삽입법에 의해 메모리셀 및 주변회로 MOS트랜지스터의 소스/드레인영역(111b, 111c, 112a, 112b(메모리셀의 소스/드레인 영역은 미도시))을 형성하였다(도 2(e)).
상기 후 도에는 미도시이지만 층간절연막을 퇴적한 후 상기 층간절연막에 워드선(110a) 주변회로영역 MOS트랜지스터의 게이트전극(110b) 소스/드레인영역(112, 111)에 이르는 콘택트구멍을 형성하고 다음으로 금속막을 퇴적하고 상기를 가공하여 전극으로 하고 불휘발성 반도체기억장치를 완성하였다.
도 3은 본 발명의 방법에 의해 형성한 주변회로영역의 고전압부 MOS트랜지스터의 게이트전압과 드레인전류의 관계를 도시한 것이다. 동도에는 비교를 위하여 상기 MOS트랜지스터의 게이트산화막을 열산화법에 의해 형성한 경우의 결과도 맞추어서 도시하였다. 어느경우도 게이트산화막두께는 28nm이다. 열산화법을 이용 한 종래기술에서는 전류-전압특성에 이른바 킹으로 불리우는 장애물이 관찰되고 특성쇠화가 인식되었다. 상기에 대해서 본 발명의 질소를 첨가한 CVD SiO2막을 이용 한 경우에는 양호한 전류-전압특성이 구해졌다.
도 4는 본 발명의 방법 및 종래기술인 열산화법에 의해 형성한 주변회로영역 고전압부 MOS트랜지스터의 게이트산화막의 절연내압을 측정한 결과이다. 동도에 의해 열산화막 대신으로 질소를 첨가한 CVD SiO2막을 게이트산화막에 이용하는 것에 의해 상기 절연내압이 향상하는 것이 명확해지게 되었다.
상기 도 3 및 도 4에서 도시한 종래기술과 본 발명의 특성차를 명확하게 하기 위하여 주사형전자현미경을 이용하여 고전압부 MOS트랜지스터의 단면구조를 관찰하였다. 상기 결과를 도 5에 나타낸다. 열산화막 (200)을 게이트산화막에 이용한 종래기술의 경우에는 E로 도시한 천구분리영역과 접하는 부분의 게이트산화막 두께가 액티브영역 중앙에 비하여 현저하게 얇아졌다(도 5(a)). 상기 국소적인 게이트산화막의 박막화에의해 전류-전압특성의 쇠화와 절연내압의 저하가 발생한 것이 판명하였다. 상기에 대해서 질소를 첨가한 CVDSiO2막을 이용한 본 발명의 경우에는 열산화막에서 보여진바와 같은 천구분리영역 부근에서의 게이트산화막의 박막화가 억제되었다(도 5(b)). 이로 인하여 양호한 특성이 얻어지는 것이 확실하게 되었다.
또한, 주변회로 MOS트랜지스터에 CVDSi02막을 적용한 경우 동막으로의 질소처가는 매우 중요하다. 도 1에서 도 2에 도시한 불휘발성 반도체장치의 제조에 있어서 CVD SiO2막(108, 109)형성시 암모니아안에서의 어닐을 실행하지 않고 질소를 첨가하지 않는 경우에는 질소를 첨가한 경우에 비하여 주변회로저전압부 및 고전압부 어느경우의 MOS트랜지스터에 있어서도 상호 컨덕턴스가 대폭으로 저하됨이 보였다. 또한, 게이트산화막의 절연내압도 저하하였다.
본 실시예 1에 있어서는 메모리셀의 다결정 Si층간 절연막과 주변회로저전압부 MOS트랜지스터의 게이트산화막을 전부 동일한 공정에 의해 형성하고 있다. 이로 인하여 메모리셀의 터널산화막을 포함하여 4종류인 게이트절연막을 3종류의 막으로 형성하는 것이 가능 하다. 따라서 게이트절연막을 각각 단독으로 형성하는 경우에 비하여 제조공정수의 삭감이 가능해진다.
도 6은 도 1 및 도 2에서 도시한 방법에 의해 작성한 불휘발성 반도체 기억장치의 메모리 셀의 다결정 Si층간 절연막, 주변회로영역의 저전압부 및 고전압부 MOS트랜지스터의 게이트산화막안의 질소분포를 이차 이온질량분석계에 의해 측정한 결과이다. 다결정 Si층간 절연막과 저전압부 MOS트랜지스터의 게이트산화막을 동일공정에서 형성하고 있음에도 불구하고 질소농도는 다결정 Si층간 절연막이 가장 높고 이어서, 저전압부 게이트산화막 고전압부 게이트산화막의 순서로 되어 있다. 상기는 SiO2막안으로의 질소의 첨가량이 하지Si층의 불순물농도의 증대와 함께 증가하기 위한것이다.
또한, 주변회로영역의 MOS트랜지스터의 게이트산화막을 함께 CVD법에 의해 형성한 메모리셀의 터널산화막과 다결정 Si층간 절연막의 적층막으로 형성하는 기술이 일본국 특개평 11-87545에 도시되어 있다. 그러나 동 방법에서는 주변회로트랜지스터의 게이트산화막의 막두께가 메모리셀의 2개의 산화막의 막두께의 합으로 결정되어 버리기 때문에 막두게의 설정에 자유도가 없다는 문제가 있었다. 또한, 부유게이트의 패터닝시 데미지가 들어간 터널산화막을 상기 상태로 주변회로 트랜지스터의 게이트산화막에 이용하고 있기 때문에 막특성의 쇠화가 과제이었다. 본실시예의 방법에 의하면 주변회로 고전압부 MOS트랜지스터의 게이트산화막두께는 SI02막(108)의 막두깨를 변경하는 것에 의해 임의로 설정가능하다는 이점이 있다. 또한, SiO2막(108)의 패터닝에는 웨트에칭을 이용하고 있기 때문에 데미지에 의한 막특성의 쇠화가 없다.
이상 본실시예 1에 의하면 불휘발성 반도체기억장치의 주변회로영역 MOS트랜지스터의 특성 및 신뢰성이 향상하는 효과가 있다. 또한, 주변회로영역 MOS트랜지스터의 특성 및 신뢰성의 향상이라는 관점에서 말하면 주변회로영역 MOS트랜지스터의 게이트절연막의 전부(저전압부) 또는 일부(고전압부)가 메모리셀의 다결정 Si층간 절연막과 동일 공정에서 형성되는 것은 필수 요건이 아니고 주변회로영역 MOS트랜지스터의 게이트절연막이 퇴적에 의해 형성된 절연막 예를들면 CVD SiO2막이면 좋다. 또한, 본실시예에 의하면 메모리셀 의 미세화 및 동작전압의 저감이 가능 한 불휘발성 반도체 기억장치의 제조프로세스가 구축가능하다. 또한, 공정수를 증대하지 않고 주변회로 MOS트랜지스터의 게이트산화막을 2종류로 하는 것이 가능하다.
(실시예 2)
본 실시예 2에서는 불휘발성 반도체기억장치의 메모리셀의 다결정 Si층간절연막과 주변회로 영역 MOS트랜지스터의 게이트산화막을 질소를 첨가한 CVD SiO2막으로하고 상기를 동시에 형성하는 것에 의해 주변회로영역 MOS트랜지스터의특성향상과 메모리셀의 미세화 동작전압의 저감 및 제조공정의 간략화를 도모한 별도의 예에 대해서 설명한다.
본 실시예의 불휘발성 반도체기억장치의 작성순서를 도 7에서 도 9에 도시한다. 또한, 도 7에서 도 9는 메모리셀의 워드선에 평행하게 주변회로영역 MOS트랜지스터의 게이트선에 수직인 단면도이다. 실시예 1과는 다르게 메모리셀 영역에 있어서 셀 간을 분리하는 소자분리영역이 존재하지 않는 것 또한, 근접하는 메모리셀의 소스와 드레인을 공유하는 이른바 가상접지형의 메모리셀인 것 또한, 메모리셀 에 부유게이트 제어게이트는 다른 제 3의 게이트(114a)(이하 보조 게이트로 명함)을 갖는 점이다. 상기 보조게이트(114a)는 부유게이트(107b)간에 매입되어 존재하고 기입시의 핫엘렉트론의 주입효율을 증대하는 기능을 갖는다. 또한, 보조게이트에 0V를 인가하는 것에 의해 근접하는 메모리셀간으로 분리하는 기능도 이루고 있다. 이로 인하여 실시예 1의 NOR형 셀에 비하여 메모리셀 면적의 축소가 가능하다. 또한, 복수의 셀에서 동시에 기입동작을 실행하는 것이 가능 하고 기입스루푸트의 향상이 도모되된다. 따라서 대용량화에 적합하다.
제조방법은 이하와 같다.
우선 면방위(100)의 p형 Si기판(101)에 주변회로영역의 MOS트랜지스터를 분리하는 천구소자분리영역(102)을 형성하였다(도 7(a)).
이어서,, 이온삽입법에 의해 P웰영역(104a, 104b, 104c) 및 N웰영역(105a, 105b) 또한, 웰간의 분리영역(103)을 형성하였다. (도 7(b)).
이어서,, 보조게이트하의 게이트산화막이되는 Si02막(113)을 열산화법에의해 9nm형성하였다.(도 7(c))
이어서,, 보조게이트가 되는 인을 토핑한 다결정 Si막(114)을 60nmSiO2막(115)을 퇴적하였다.(도 7(d))
이어서,, 리소그래피와 드라이에칭기술을 이용하여 다결정 SiO2막(115)및 다결정Si막(114)을 패터닝하였다(SiO2막(115) 및 다결정 Si막(114)는 각각 115a 및 114a가 된다). 이 때 주변회로영역의 다결정 SiO2막(115)및 Si막(114)은 완전하게 제거하였다.(도 7(e)).
이어서,, 리소그래피기술에 의해 메모리셀영역만이 노출하는 레지스트패턴을 형성한 후(미도시) 경사 이온삽입법에 의해 메모리셀의 소스/드레인확산층 영역(116)을 형성하였다(도 7(f)).
이어서,, 주변회로영역에 잔존하고 있던 게이트산화막(114)을 제거한 후 (미도시) 메모리셀의 터널산화막으로 이루는 SiO2막(106)을 9nm형성하였다(도 8(a)).
이어서,, 부유게이트가 되는 인을 토핑한 다결정 Si막(107)을 보조게이트패턴간의 간격이 덮혀지지 않도록 예를들면 50nm 퇴적하였다(도 8(b)).
이어서,, 열레지스트(117)를 보조게이트패턴간의 간격이 완전하게 덮히도록 도포하고(미도시) 상기를 에칭백하여 보조게이트패턴가의 간격으로 남겨두었다(도 8(c)).
이어서,, 에칭백법에 의해 열레지스트(117)에 피복되어 있지 않는 부분에 존재하는 다결정 Si막(107)을 제거하였다(다결정 Si막(107)은 107a가 된다). 에칭량은 다결정 Si막(107)의 막두께보다 약간 큰 값으로 하였다(도 8(d)). 본 공정에 의해 1회의 막형성으로 입체구조를 갖는 부유게이트패턴이 형성가능하다.
이어서,, 어싱법에 의해 다결정 Si막(107a)상에 잔존하는 열 레지스트(117)을 제거하였다(도 8(e)).
이어서,, SiH4 와 N2O를 원료가스로 한 감압화학 기상성장법(LPCVD법)에 의해 SiO2막(108)을 16nm퇴적하였다. 퇴적온도는 750℃이다. 상기 직후에 SiO2막(108)을 NH3분위기중으로 어닐하고 또한, 웨트산화를 실행하였다(도 8(f)).
상기 후 리소그래피기술에 의해 주변회로영역 가운데 고전압부만이 피복되는 바와 같은 레지스트패턴을 작성하고(미도시) 불소산과 암모니아의 혼합수용액에 의해 메모리셀 영역 및 주변회로영역 가운데 저전압부에 존재하는 SiO2막(108)을 제거하였다(SiO2막 (108)은 108a가 된다)(도 9(a)).
상기 후 다시 SiH4와 N2O를 원료가스로 한 LPCVD법에 의해 SiO2막(109)을 11nm퇴적하였다. 퇴적온도는 750℃이다. 상기 직후에 SiO2막(109)을 NH3 분위기중으로 어닐하고 또한, 웨트산화를 실행하였다(도 9(b)).
이상 실시예 1과 동일한 도 8(f)에서 도 9(b)에 도시한 공정에 의해 메모리셀 영역에는 11nm의 다결정 Si층간절연막(CVD SiO2막(109))이 주변회로영역의저전압부에는 11nm의 게이트산화막(CVD SiO2막(109)이 주변회로영역의 고전압부에는 대략 27nm의 게이트산화막(CVD SiO2막(108a)와 CVD SiO2막(109)이 형성된다.
이어서,, 메모리셀의 제어게이트와 주변회로의 게이트전극이 되는 인을 토핑한 다결정 Si막(110)을 퇴적하였다(도 9(c)).
상기 후 리소그래피와 드라이에칭기술에 의해 다결정 Si막(110)을 패터닝하고 메모리셀의 제어게이트(워드선)(110a) 및 주변회로의 게이트전극(110b)을 형성하였다. 이어서, 도에는 미도시이지만 메모리셀영역의 SiO2막(109) 및 다결정 Si막(107a)을 에칭하고 부유게이트를 형성하였다(SiO2막(109) 및 다결정 Si막(107a)은 각각 109a, 107b가 된다(도 9(d)).
이어서,, 주변회로 MOS트랜지스터의 소스/드레인영역(111b, 111c, 112a, 112b)을 형성하였다 (도 9(e)).
상기 후 도에는 미도시이지만 층간절연막을 퇴적 한 후 상기 층간절연막에 워드선(110a) 주변MOS트랜지스터의 게이트전극(110b) 소스 /드레인영역(112, 111)에 이르는 콘택트구멍을 형성하고 이어서, 금속막을 퇴적하고 상기를 가공하여 전극으로 하고 불휘발성 반도체기억장치를 완성하였다.
본 실시예 2에 의하면 실시예 1과 동일하게 불휘발성 반도체기억장치의 주변회로 MOS트랜지스터의 특성 및 신뢰성이 향상하였다. 또한, 실시예 1에 비하여 메모리셀의 미세화 및 동작전압의 저감이 가능하였다. 또한, 공정수를 증대하는 경우 없이 주변회로 MOS트랜지스터의 게이트산화막을 2종류로 하는 것이 가능 하였다.
(실시예 3)
본 실시예 3에서는 불휘발성 반도체기억장치의 메모리셀의 다결정 Si층간절연막과 주변회로 MOS트랜지스터의 게이트산화막을 질소를 첨가한 CVD SiO2막으로 하고 상기를 동시에 형성하는 것에 의해 주변회로 MOS 트랜지스터의 특성향상과 메모리셀의 미세화 동작전압의 저감 및 제조공정의 간략화를 도모한 또다른 예에 대해서 설명한다.
본 실시예의 불휘발성 반도체기억장치의 작성순서를 도 10에서 도 12에 도시한다. 또한, 도 10에서 도 12는 메모리셀의 워드선에 평행으로 주변회러 MOS트랜지스터의 게이트선에 수직인 단면도이다. 실시예 1과는 다른점은 메모리셀 배열이 소스선을 분리하고 셀을 배열하여 배치한 AND형으로 불리우는 구조로 되어 있는 점이다.
제조방법은 이하와 같다.
우선 면방위(100)의 p형 Si기판(101)에 주변회로영역의 MOS트랜지스터를 분리하는 천구소자분리영역(102)을 형성하였다(도 10(a)).
이어서, 이온삽입법에 의해 P웰영역(104a, 104b, 104c) 및 N웰영역(105a, 105b) 또한, 웰간의 분리영역(103)을 형성하였다. (도 10(b)).
이어서, 메모리 셀의 터널산화막이 되는 Si02막(113)을 열산화법에 의해 9nm형성하였다.(도 10(c))
이어서, 1층째의 부유게이트가 되는 인을 토핑한 다결정 Si막(118)을 100nm 퇴적하였다.(도 10(d))
이어서, 리소그래피와 드라이에칭기술을 이용하여 다결정 Si막(118) 패터닝하였다 이 때 주변회로영역의 다결정 Si막(118)은 상기 상태로 잔존하도록 패턴하였다 (다결정 Si막(118)은 메모리셀 영역이 118a, 주변회로영역이 118b가 된다.) (도 10(e)).
이어서, 이온삽입법에 의해 메모리셀의 소스/드레인확산층 영역(116)을 형성하였다(도 10(f)).
이어서, SiO2막(119)을 1층째의 부유게이트간을 완전하게 매입하도록 예를들면 400nm퇴적하였다(도 11(a)).
상기 후 화학적기계연마법(CMP법)에 의해 SiO2막(119)을 연마하고 1층째의 부유게이트패턴(118a, 118b) 을 노출시켰다(다결정 Si막118a, 1118b는 각각 SS8ㅊ, 118d가 된다)(도 11(b)).
이어서, 2층째의 부유게이트가 되는 인을 토핑한 다결정 Si막(120)을 예를들면 50nm퇴적하였다(도 11(c)).
이어서, 리소그래피와 드라이에칭기술을 이용하여 다결정 Si막(120) 을 패터닝하였다 (다결정 Si막 120은 120a가 된다). 이 때 주변회로영역의 다결정 Si막(120) 및 상기 하에 존재하고 있던 다결정 Si막(118d)은 완전하게 제거하였다(도 11(d)). 본 실시예의 불휘발성 반도체장치의 메모리셀에 있어서는 다결 정 Si막(118c, 120a)은 전기적으로 접속되어 있고 상기 2층으로 부유게이트가 형성된다.
다음으로 SiH4와 N2O를 원료가스로 한 감압화학기상성장법(LPCVD법)에 의해 SiO2막(108)을 16nm퇴적하였다. 퇴적온도는 750℃이다. 상기 직후에 SiO2막(108)을 NH3 분위기중으로 어닐하고 또한, 웨트산화를 실행하였다(도 11(e)).
상기 후 리소그래피기술에 의해 주변회로영역 가운데 고전압부만이 피복되는 바와 같은 레지스트패턴을 작성하고(미도시) 불소산과 암모니아의 혼합수용액에 의해 메모리셀 영역 및 주변회로영역 가운데 저전압부에 존재하는 SiO2막(108)을 제거하였다(SiO2막 (108)은 108a가 된다)(도 12(a)).
상기 후 다시 SiH4와 N2O를 원료가스로 한 LPCVD법에 의해 SiO2막(109)을 11nm퇴적하였다. 퇴적온도는 750℃이다. 상기 직후에 SiO2막(109)을 NH3 분위기중으로 어닐하고 또한, 웨트산화를 실행하였다(도 12(b)).
이상 실시예 1과 동일한 도 11(e)에서 도 12(b)에 도시한 공정에 의해 메모리셀 영역에는 11nm의 다결정 Si층간절연막(CVD SiO2막(109))이 주변회로영역의 저전압부에는 11nm의 게이트산화막(CVD SiO2막(109)이 주변회로영역의 고전압부에는 대략 27nm의 게이트산화막(CVD SiO2막(108a)와 CVD SiO2막(109)이 형성된다.
이어서, 메모리셀의 제어게이트와 주변회로영역 MOS트랜지스터의 게이트전극이 되는 인을 토핑한 다결정 Si막(110)을 퇴적하였다(도 11(c)).
상기 후 리소그래피와 드라이에칭기술에 의해 다결정 Si막(110)을 패터닝하고 메모리셀의 제어게이트(워드선)(110a) 및 주변회로의 게이트전극(110b)을 형성하였다. 이어서, 도에는 미도시이지만 메모리셀영역의 SiO2막(109) 및 다결정 Si막(120a, 118c)을 에칭하고 부유게이트를 형성하였다(SiO2막(109) 및 다결정 Si막(120a, 118c)은 각각 109a 및 120b, 118d가 된다(도 11(d)).
이어서, 주변회로 MOS트랜지스터의 소스/드레인영역(111b, 111c, 112a, 112b)을 형성하였다 (도 11(e)).
상기 후 도에는 미도시이지만 층간절연막을 퇴적 한 후 상기 층간절연막에 워드선(110a) 주변MOS트랜지스터의 게이트전극(110b) 및 소스 /드레인영역(112, 111)에 이르는 콘택트구멍을 형성하고 이어서, 금속막을 퇴적하고 상기를 가공하여 전극으로 하고 불휘발성 반도체기억장치를 완성하였다.
본 실시예 3에 의하면 실시예 1과 동일하게 불휘발성 반도체기억장치의 주변회로 MOS트랜지스터의 특성 및 신뢰성이 향상하였다. 또한, 메모리셀의 미세화 및동작전압의 저감이 가능하였다. 또한, 공정수를 증대하는 경우 없이 주변회로 MOS트랜지스터의 게이트산화막을 2종류로 하는 것이 가능 하였다.
(실시예 4)
본 실시예 4에서는 실시예 1과 다르게 주변회로영역 고전압부의 MOS트랜지스터의 게이트산화막의 일부를 질소를 첨가한 CVD SiO2막으로 바꿔서 얇은 열산화막을 이용 한 예에 대해서 기술한다.
본 실시예의 불휘발성 반도기억장치의 작성순서를 도13에 도시한다. 본 실시예의 불휘발성 반도체기억장치의 부유게이트(107a)를 형성하기까지의 공정은 실시예 1의 도 1(a)에서 도 1(e)와 동일하고 상기에서는 생략하였다.
도 1(e)에 도시한 바와 같이 부유게이트패턴을 형성 한 후 SiH4와 N20를 원료가스로 한 LPCVD법에 의해 SiO2막(121)을 4nm퇴적하였다(도 13(a)).
다음으로 LPCVD법에 의해 Si3N4막(122)을 10nm퇴적하고 상기 후 리소그래피기술에 의해 주변회로영역 가운데 고전압부만이 노출하는 바와 같은 레지스트패턴을 작성하고(이상 미도시) 드라이에칭에 의해 고전압부에 존재하는 Si3N4막(122)을 제거하였다(도 13(b)).
다음으로 고전압부에 존재하는 SiO2막(121)을 불소산 수용액에 의해 제거한 후(미도시) 열산화법에 의해 Si3N4막(122)에 피복되어 있지 않는 주변회로 고전압부만 선택적으로 SiO2막(123)을 성장시켰다. 산화막두께는 16nm이다. 상기 Si3N막(122)에 피복되어 있는 메모리셀 영역 및 주변회로영역 가운데 저전압부에서는 산화반응은 진행하지않는다(도 13(c)).
상기 후 열인산 수용액에 의해 Si3N4막(122)을 제거한 후 불소산 수용액에 의해 메모리셀부 및 주변회로 저전압부에 존재하는 SiO2막(121)을 제거하였다. 이때 주변회로 고전압부의 SiO2막(123)도 그 표면이 약간 에칭되고 막두께가 14nm으로 감소한다(SiO2막 123은 123a가 된다)(도 13(d)).
상기 후 SiH4와 N2O를 원료가스로 한 LPCVD법에 의해 SiO2막(109)을 11nm퇴적하였다. 퇴적온도는 750℃이다. 상기 직후에 SiO2막(109)을 NH3 분위기안으로 어닐하고 또한, 웨트산화를 실행하였다(도 13(e)).
이상의 공정에 의해 메모리셀영역에는 11nm의 다결정Si층간 절연막(CVDSiO2막(109)이 주변회로영역의 저전압부에는 11nm의 게이트산화막(CVD SiO2막(109))가 주변회로영역의 고전압부에는 미리 25nm의 게이트산화막(열산화SiO2막(123a) 과 CVDSiO2막(109))이 형성된다.
상기 후 실시예 1의 도 2(C)에서 도 2(e)와 동일한 공정을 실행하고 불휘발성 반도체기억장치를 완성하였다.
본 실시예 4에 있어서는 열산화법을 이용 하여도 실시예 1과 동일한 마스크매수로 불휘발성반도체기억장치가 작성가능하였다. 또한, 실시예 1에 비하여 주변회로 고전압부의 MOS트랜지스터의 게이트산화막/Si기판계면의 특성이 향상하고 콘택턴스가 향상하였다.
또한, 본 실시예 4에 있어서는 주변회로 고전압부의 MOS트랜지스터의 게이트산화막을 열산화막과 질소를 첨가한 CVD SiO2막에 의해 형성하고 있다. 열산화를 실행했기 때문에 도 5(a)에서 도시한 바와 같은 천구분리영역에 접하는 부분에서약간의 게이트산화막두께의 감소가 관찰되었다. 그러나 산화막두께가 14nm으로 종래기술에 비하여 얇아졌기 때문에 도 3 및 도 4에서 도시한 MOS트랜지스터의 전류-전압특성 및 절연 내압의 쇠화는 실용상 문제없는 레벨이었다.
(실시예 5)
실시예 4에서 기술한 바와 같이 주변회로 MOS트랜지스터의 게이트산화막에 열산화막을 이용하여도 상기 산화막두께가 얇은 경우에는 천구분리영역에 접하는 부분에서의 산화막의 박막화의 정도는 작고 MOS특성의 쇠화를 실용상 문제없는 레벨로 하는 것이 가능하다. 상기에서 본실시예에서는 주변회로영역 가운데 저전압부의 MOS트랜지스터의 게이트산화막에 박막화 한 열산화막을 사용하고 불휘발성 반도체기억장치의 성능향상을 도모한 예에 대해서 기술한다.
본 실시예의 불휘발성 반도기억장치의 작성순서를 도 14에서 도 15에 도시한다. 웰영역을 형성하기까지의 공정은 실시예 1의 도 1(a)에서 도 1(b)와 동일하여 상기에서는 생략하였다.
실시예 1의 도 1(a)에서 도 1(b)에 도시한 바와 같이 소자분리영역 및 웰영역을 형성한 후 메모리셀의 터널절연막으로 이루는 SiO2막(106)을 열산화법에 의해 9nm형성하였다(도 14(a)).
다음으로 리소그래피기술을 이용하여 주변회로영역 저전압부만이 노출하도록 레지스트패턴을 형성한 후(미도시) 주변회로영역 저전압부의 SiO2막(106)을 불소산과 암모니아의 혼합수용액에 의해 제거하였다(도 14(b)).
다음으로 주변회로영역 저전압부 MOS트랜지스터의 게이트산화막이 되는SiO2막(124)을 열산화법에 의해 5nm형성하였다(도 14(c)).
다음으로 부유게이트가 되는 인을 토핑한 다결정 Si막(107)을 150nm퇴적하였다.(도 14(d)).
이어서, 리소그래피기술과 드라이에칭기술을 이용하여 다결정 Si막(107)을 패터닝하였다. 이 때 주변회로영역의 다결정 Si막(107)은 고전압부에서는 완전하게 제거하고 저전압부에서는 상기 전면이 피복되도록 남겨두었다(다결정 Si막(107)은 1O7a, 107c가 된다)(도 14(e)).
이어서, SiH4와 N2O를 원료가스로 한 감압화학기상성장법(LPCVD 법)에 의해 SiO2막(108)을 16nm퇴적하였다. 퇴적온도는 750℃이다. 상기 직후에 SiO2막(108)을 NH3분위기안으로 어닐하고 또한, 웨트산화를 실행하였다(도 14(f)).
상기 후 리소그래피기술에 의해 주변회로영역 가운데 고전압부만의 SiO2막(108)이 피복되도록 레지스트패턴을 작성하고(미도시) 불소산과 암모니아의 혼합수용액에 의해 메모리셀영역 및 주변회로영역 가운데 저전압부에 존재하는 SiO2막(108)을 제거하였다(SiO2막 108은 108a가 된다)(도 15(a)).
상기 후 다시 SiH4와 N2O를 원료가스로 한 LPCVD법에 의해 SiO2막(109)을 11nm퇴적하였다. 퇴적온도는 750℃이다, 상기 직후에 SiO2막(109)을 NH3 분위기안에서 어닐하고 또한, 웨트산화를 실행하였다(도 15(b)).
이상의 공정에 의해 메모리셀영역에는 11nm의 다결정 Si층간 절연막(CVD SiO2막(109))이 주변회로영역의 저전압부에는 5nm의 게이트산화막(열산호 SiO2막(124))이 주변회로영역의 고전압부에는 미리 27nm의 게이트산화막(CVD SiO2막(108a)과 CVD SiO2막(109))이 형성된다.
이어서, 메모리셀의 제어게이트와 주변회로의 게이트전극이 되는 인을 토핑한 다결정 Si막(110)을 퇴적하였다(도 15(c)).
상기 후 리소그래피와 드라이에칭기술에 의해 다결정 Si막(110)을 패터닝하고 메모리셀의 제어게이트(워드선)(110a) 및 주변회로의 게이트전극(110b)을 형성하였다. 이어서, 미도시이지만 메모리셀영역 및 주변회로영역 저전압부 MOS트랜지스터의 SiO2막(109) 및 다결정 Si막(107a, 107c)을 에칭하였다. 상기에 의해 부유게이트가 완성하였다(SiO2막(109) 및 다결정 Si막(107a, 107c)은 각각 109a 및 107b, 107d가 된다). 이때 주변회로영역 저전압부의 다결정 Si막(107d)의 일부가 노출하도록 패터닝하였다(도 15(d)).
다음으로 이온삽입법에 의해 메모리셀 및 주변회로 MOS트랜지스터의 소스/드레인영역(111b, 111c, 112a, 112b(메모리셀의 소스/드레인영역은 미도시))을 형성한 후 미도시이지만 층간절연막을 퇴적하고 상기 층간 절연막에 워드선(110a) 주변회로영역 MOS트랜지스터의 게이트전극(110b) 및 소스/드레인영역(112, 111)에 이르는 콘택트구멍을 형성하였다. 다음으로 금속막을 퇴적하고 상기를 가공하여 전극으로 하였다. 이 때 주변회로영역 저전압부에 있어서는 다결정 Si막(110b, 107d)이 전기적으로 접속되도록 콘택트구멍과 금속전극을 배치하였다. 상기에 의해 주변회로영역 저전압부의 MOS트랜지스터에 있어서슨 다결정 Si막(110b) 에 인가된 전압은 다결정 Si막(107d)에도 인가된다. 이상의 행정에 의해 불휘발성 반도체기억장치를 완성하였다(도 15(e)).
본 실시예 5에 의해 형성한 불휘발성 반도체기억장치는 실시예 1과 동일한 불휘발성 반도체기억장치의 주변회로의 MOS트랜지스터의 특성 및 신뢰성이 향상하였다. 또한, 메모리셀의 미세화 및 동작전압의 저감이 가능하였다. 또한, 공정수를 증대하지 않고 주변회로 MOS트랜지스터의 게이트산화막을 2종류로 하는 것이 가능하였다. 또한, 실시예 1에 비하여 주변회로 저전압부의 고속동작이 가능해지고 변입과 판독속도의 향상이 도모되었다.
(실시예 6)
본 실시예 6에서는 주변회로영역 고전압부 MOS트랜지스터의 게이트산화막에 박막화 한 열산화막과 질소를 첨가한 CVDSiO2의 적층막을 사용하고 불휘발성 반도체기억장치의 성능향상을 도모한 별도의 예에 대해서 기술한다.
본 실시예 6의 불휘발성 반도체기억장치의 작성순서를 도 16에서 도 17에 도시한다. 웰영역을 형성하기 까지의 공정은 실시예 1의 도 1(a)에서 도 1(b)와 동일하고 상기에서는 생략하였다.
실시예 1의 도 1(a)에서 도 1(b)에 도시한 바와 같이 소자분리영역 및 웰영역을 형성 한 후 SiH4와 N20를 원료가스로 한 감압화학 기상성장법(LPCVD법)에 의해 SiO2막(125)을 20nm 퇴적하였다. 퇴적온도는 750℃이다. 상기 직후에 SiO2막(108)을 NH3분위기 안으로 어닐하고 또한, 웨트산화를 실행하였다.(도 16(a)).
상기 후 리소그래피기술을 이용 하여 주변회로영역 고전압부만이 피복되도록 레지스트패턴을 형성한 후(미도시) 메모리셀영역 및 주변회로영역 가운데 저전압부의 SiIO2막(125)를 불소산과 암모니아의 혼합수용액에 의해 제거하였다(SiO2막 125은 125a가 된다)(도 16(b)).
다음으로 메모리셀의 터널 절연막 및 주변회로 영역 저전압부의 게이트산화막이 되는 SiO2막(126)을 열산화법에 의해 9nm형성하였다. 이 때 주변회로영역 고전압부에서도 메모리셀영역정도는 아니지만 산화막(126a)이 성장한다.
이상의 공정에 의해 메모리셀 영역에는 9nm의 터널절연막(열산호 SiO2막(126)이 주변회로영역의 저전압부에는 9nm의 게이트산화막(열산화 SiO2막(126))이 주변회로영역의 고전압부에는 미리27nm의 게이트산화막(열산화 SiO2막(126a)과 CVD SiO2(125a)가 형성된다.(도 16(c)).
다음으로 부유게이트가 되는 인을 토핑한 다결정 Si막(107)을 150nm퇴적하였다(도 16(d)).
이어서, 리소그래피기술과 드라이에칭기술을 이용하여 다결정 Si막(107)을 패터닝하였다. 이 때 주변회로영역의 다결정 Si막(107)은 전면이 피복되도록 남겨두었다(다결정 Si막(107)은 메모리셀영역이 107a, 주변회로영역이 107e가 된다)(도 16(e)).
이어서, SiH4와 N2O를 원료가스로 한 LPCVD 법에 의해 다결정Si층간 절연막이 되는 SiO2막(109)을 11nm퇴적하였다. 퇴적온도는 750℃이다. 상기 직후에 SiO2막(109)을 NH3분위기안으로 어닐하고 또한, 웨트산화를 실행하였다(도 17(a)).
다음으로 메모리셀의 제어게이트와 주변회로의 게이트전극이 되는 인을 토핑한 다결정 Si막(110)을 퇴적하였다(도 17(b)).
상기 후 리소그래피와 드라이에칭기술에 의해 다결정 Si막(110)을 패터닝하고 메모리셀의 제어게이트(워드선)(110a) 및 주변회로의 게이트전극(110b)을 형성하였다. 이어서, 도에는 미도시이지만 메모리셀영역의 SiO2막(109) 및 다결정 Si막(107a, 107e)을 에칭하였다. 상기에 의해 부유게이트가 완성하였다(SiO2막(109) 및 다결정 Si막(107a, 107c)은 각각 109a 및 107b, 107f가 된다(도 11(d)). 이때 주변회로영역의 다결정 Si막(107d)의 일부가 노출하도록 패텅닝하였다(도 17(c)).
다음으로 이온삽입법에 의해 메모리셀 및 주변회로 MOS트랜지스터의 소스/드레인영역(111b, 111c, 112a, 112b(메모리셀의 소스/드레인영역은 미도시))을 형성한 후 미도시이지만 층간절연막을 퇴적하고 상기 층간 절연막에 워드선(110a) 주변회로영역 MOS트랜지스터의 게이트전극(110b) 및 소스/드레인영역(112, 111)에 이르는 콘택트구멍을 형성하였다. 다음으로 금속막을 퇴적하고 상기를 가공하여 전극으로 하였다. 이 때 주변회로영역 저전압부에 있어서는 다결정 Si막(110b, 107d)이 전기적으로 접속되도록 콘택트구멍과 금속전극을 배치하였다. 상기에 의해 주변회로영역 MOS트랜지스터에 있어서는 다결정 Si막(110b) 에 인가된 전압은 다결정 Si막(107d)에도 인가된다. 이상의 행정에 의해 불휘발성 반도체기억장치를 완성하였다(도 17(d)).
본 실시예에 의해 형성한 불휘발성 반도체기억장치는 실시예 1과 동일하게 불휘발성 반도체기억장치의 주변회로영역 MOS트랜지스터의 특성 및 신뢰성이 향상하였다. 또한, 메모리셀의 미세화 및 동작전압의 저감이 가능하였다. 또한, 공정수를 증대하는 경우 없이 주변회로 MOS트랜지스터의 게이트산화막을 2종류로 하는것이 가능하였다. 또한, 실시예 1에 비하여 주변회로저전압부의 고속동작이가능해지고 변입 및 판독속도의 향상이 도모되었다. 이상의 상기 기술한 각 실시에 있어서는 불휘발성 반도체장치의 메모리셀로서 NOR형 보조게이트를 가지는 셀 AND형 열에 이용하여 설명하였지만 그 외의 메모리셀 예를들면 NAND형과 스프리트 게이트형의 셀 혹은 소거게이트를 가지는 메모리셀을 이용해서도 동일한 효과를 얻을 수 있다.
또한, 불휘발성 반도체기억장치와 마이크로 콘트롤러를 하나의 칩에 혼재한 제품에 적용하여도 동일한 효과가 구해진다.
본 발명에 의하면 불휘발성 반도체 기억장치의 주변회로영역 MOS트랜지스터의 게이트산화막의 신뢰성이 향상하고 트랜지스터특성을 향상가능하다. 또한, 불휘발성반도체기억장치의 미세화 저전압화가 도모된다. 또한, 본 불휘발성 반도체기억장치의 제조공정의 간략화를 도모한다.

Claims (42)

  1. 반도체기판내에 형성된 제 1 웰영역과 당해 제 1 웰영역중에 형성된 소스 및 드레인으로 이루는 제 1 확산층과,
    상기 웰상에 터널절연막을 매개로 형성된 부유게이트와, 당해 부유게이트상부에 다결정실리콘층간 절연막을 매개로 형성된 제어게이트를 갖는 제 1 MOS형 전계효과 트랜지스터를 하나의 메모리셀로서 당해 메모리셀이 복수개 행열형으로 배치된 메모리셀배열로 구성된 메모리셀영역과,
    반도체기판내에 형성된 제 2웰영역과 당해 제 2웰 영역안에 형성된 소스 및 드레인으로 이루는 제 2 확산층과 상기 제 2 웰상에 게이트절연막을 매개로 형성된 게이트전극을 갖는 제 2 MOS형 전계효과 트랜지스터를 하나의 단위로 하여 당해 제 2 MOS형 전계효과트랜지스터가 복수개 배치된 주변회로영역으로 이루는 불휘발성 반도체 기억장치에 있어서,
    상기 복수개의 제 2 MOS형 전계효과 트랜지스터간의 소자분리가 천구소자 분리법에 의해 이루어지고 상기 복수개의 제 2 MOS형 전계효과 트랜지스터의 적어도 하나의 상기 게이트절연막이 반도체기판상에 퇴적된 제 1 절연막으로 이루어 지는 것을 특징으로 하는 불휘발성 반도체기억장치.
  2. 청구항 1에 있어서,
    상기 제 1 절연막이 실리콘산화막인 것을 특징으로 하는 불휘발성 반도체기억장치.
  3. 청구항 2에 있어서,
    상기 실리콘산화막에 질소가 첨가되어 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
  4. 청구항 1에 있어서,
    상기 다결정 실리콘층간 절연막이 퇴적된 제 2 절연막으로 이루고 당해 제 2 절연막과 상기 제 1 절연막의 각 막두께가 대략 비등한 것을 특징으로 하는 불휘발성 반도체기억장치.
  5. 청구항 4에 있어서,
    상기 제 1 절연막 및 상기 제 2 절연막이 실리콘산화막인 것을 특징으로 하는 불휘발성 반도체기억장치.
  6. 청구항 5에 있어서,
    상기 실리콘산화막에 질소가 첨가되어 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
  7. 청구항 6에 있어서,
    상기 2절연막으로의 질소첨가량이 상기 제 1 절연막으로의 질소첨가량보다 많은 것을 특징으로 하는 불휘발성 반도체기억장치.
  8. 반도체기판내에 형성된 제 1 웰영역과 당해 제 1 웰영역안에 형성된 소스 및 드레인으로 이루는 제 1 확산층과,
    상기 웰상에 터널절연막을 매개로 형성된 부유게이트와 당해 부유게이트상부에 다결정 실리콘층간 절연막을 매개로 형성된 제어게이트를 갖는 제 1 MOS형전계효과 트랜지스터를 하나의 메모리 셀로서 당해 메모리셀이 복수개 행렬형으로 배치된 메모리셀배열로 구성된 메모리셀 영역과,
    반도체기판내에 형성된 제 2웰영역과 당해 제 2 웰영역안에 형성된 소스 및 드레인으로 이루는 제 2 확산층과 상기 제 2 웰상에 제 2 게이트절연막을 매개로 형성된 제 1 게이트전극을 갖는 제 2 MOS형 전계효과 트랜지스터와 반도체기판내에 형성된 제 3 웰영역과,
    상기 제 3 웰영역안에 형성된 소스 및 드레인으로 이루는 제 3확산층과 상기 제 3웰상에 상기 제 1 게이트절연막보다 막두께가 큰 제 2 게이트절연막을 매개로 형성된 제 2 게이트전극을 갖는 제 3 MOS형 전계효과 트랜지스터를 구비한 주변회로영역으로 이루는 불휘발성 반도체기억장치에 있어서,
    상기 주변회로영역에 있어서의 소자분리가 천구소자분리법에 의해 이루어지고 상기 제 2 게이트절연막이 반도체기판상에 퇴적된 제 1 절연막으로 이루는 것을 특징으로 하는 불휘발성 반도체기억장치.
  9. 청구항 8에 있어서,
    상기 제 1 절연막이 실리콘산화막인 것을 특징으로 하는 불휘발성 반도체기억장치.
  10. 청구항 9에 있어서,
    상기 실리콘산화막에 질소가 첨가되어 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
  11. 청구항 8에 있어서,
    상기 다결정실리콘층간 절연막 및 제 1 게이트절연막이 퇴적된 제 2 절연막으로 이루는 것을 특징으로 하는 불휘발성 반도체기억장치.
  12. 청구항 11에 있어서,
    상기 제1 절연막 및 상기 제 2 절연막이 실리콘산화막인 것을 특징으로 하는 불휘발성 반도체기억장치.
  13. 청구항 12에 있어서,
    상기 실리콘산화막에 질소가 첨가되어 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
  14. 청구항 13에 있어서,
    막안의 질소농도가 상기 다결정실리콘층간 절연막, 상기 제 1 게이트절연막, 상기 제 2 게이트절연막의 순서로 큰 것을 특징으로 하는 불휘발성 반도체기억장치.
  15. 반도체기판내에 형성된 제 1 웰영역과 당해 제 1 웰영역안에 형성된 소스 및 드레인으로 이루는 제 1 확산층과,
    상기 웰상에 터널절연막을 매개로 형성된 부유게이트와 당해 부유게이트상부에 다결정 실리콘층간 절연막을 매개로 형성된 제어게이트를 갖는 제 1 MOS형전계효과 트랜지스터를 하나의 메모리 셀로서 당해 메모리셀이 복수개 행렬형으로 배치된 메모리셀배열로 구성된 메모리셀 영역과,
    반도체기판내에 형성된 제 2웰영역과 당해 제 2 웰영역안에 형성된 소스 및 드레인으로 이루는 제 2 확산층과 상기 제 2 웰상에 게이트절연막을 매개로 형성된 게이트전극을 갖는 제 2 MOS형 전계효과 트랜지스터를 하나의 단위로서 상기 제 2 MOS형 전계효과트랜지스터가 복수개 배치된 주변회로 영역으로 이루어지는 불휘발성 반도체장치에 있어서,
    상기 복수개의 제 2 MOS형 전계효과 트랜지스턴간의 소자분리가 천구소자분리법에 의해 이루어지고 상기 복수개의 제 2 MOS형 전계효과 트랜지스터의 적어도 하나의 상기 게이트절연막이 반도체기판을 열산화 한 제 1 절연막과 당해 제 1 절연막상에 퇴적된 제 2 절연막으로 이루어 지는 것을 특징으로 하는 불휘발성 반도체기억장치.
  16. 청구항 15에 있어서,
    상기 제 1의 절연막의 막두께가 상기 제 2의 절연막의 막두께보다 작은 것을 특징으로 하는 불휘발성 반도체집적회로장치.
  17. 청구항 15에 있어서,
    상기 제 2 절연막이 실리콘산화막인 것을 특징으로 하는 불휘발성 반도체기억장치.
  18. 청구항 17에 있어서,
    상기 실리콘산화막에 질소가 첨가되어 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
  19. 청구항 15에 있어서,
    상기 다결정 실리콘층간 절연막이 퇴적된 제 3절연막으로 이루고 당해 제 3 절연막과 상기 제 2 절연막의 각 막두께가 대략비등한 것을 특징으로 하는 불휘발성 반도체기억장치.
  20. 청구항 19에 있어서,
    상기 제 2 절연막 및 상기 제 3 절연막이 실리콘산화막인 것을 특징으로 하는 불휘발성반도체 기억장치.
  21. 청구항 20에 있어서,
    상기 실리콘산화막에 질소가 첨가되어 있는 것을 특징으로 하는 불휘발성반도체기억장치.
  22. 청구항 21에 있어서,
    상기 제 3 절연막으로의 질소첨가량이 상기 제 2 절연막으로의 질소첨가량보다 많은 것을 특징으로 하는 불휘발성 반도체기억장치.
  23. 반도체기판내에 형성된 제 1 웰영역과 당해 제 1 웰영역안에 형성된 소스 및 드레인으로 이루는 제 1 확산층과,
    상기 웰상에 터널절연막을 매개로 형성된 부유게이트와 당해 부유게이트상부에 다결정 실리콘층간 절연막을 매개로 형성된 제어게이트를 갖는 제 1 MOS형전계효과 트랜지스터를 하나의 메모리 셀로서 당해 메모리셀이 복수개 행렬형으로 배치된 메모리셀배열로 구성된 메모리셀 영역과,
    반도체기판내에 형성된 제 2웰영역과 당해 제 2 웰영역안에 형성된 소스 및 드레인으로 이루는 제 2 확산층과 상기 제 2 웰상에 제 1 게이트 절연막을 매개로형성된 게이트전극을 갖는 제 1 게이트전극을 갖는 제 2 MOS형 전계효과 트랜지스터와 반도체기판내에 형성된 제 3 웰영역과 당해 제 3 웰영역안에 형성된 소스 및 드레인으로 이루는 제 3 확산층과,
    상기 제 3웰상에 상기 제 1 게이트 절연막보다 막두께가 큰 제 2 게이트절연막을 매개로 형성된 제 2 게이트전극을 갖는 제 3 MOS형 전계효과 트랜지스터를 구비한 주변회로영역으로 이루는 불휘발성 반도체기억장치에 있어서,
    상기 주변회로영역에 있어서의 소자분리가 천구소자분리법에 의해 이루어지고 상기 제 2게이트절연막이 반도체기판을 열산화한 제 1 절연막과 당해 제 1 절연막상에 퇴적된 제2 절연막으로 이루어지는 것을 특징으로 하는 불휘발성 반도체기억장치.
  24. 청구항 23에 있어서,
    상기 제 2 절연막이 실리콘산화막인 것을 특징으로 하는 불휘발성 반도체기억장치.
  25. 청구항 24에 있어서,
    상기 실리콘산화막에 질소가 첨가되어 있는 것을 특징으로 하는 불휘발성반도체기억장치.
  26. 청구항 23에 있어서,
    상기 다결정실리콘층간 절연막 및 제 1 게이트절연막이 퇴적된 제 3 절연막으로 이루어지고 당해 제 3 절연막과 상기 제 2 절연막의 각 막두께가 대략비등한 것을 특징으로 하는 불휘발성 반도체기억장치.
  27. 청구항 26에 있어서,
    상기 제 2 절연막 및 상기 제 3 절연막이 실리콘산화막인 것을 특징으로 하는 불휘발성 반도체기억장치.
  28. 청구항 27에 있어서,
    상기 실리콘산화막에 질소가 첨가되어 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
  29. 청구항 28에 있어서,
    막안의 질소농도가 상기 다결정실리콘층간 절연막, 상기 제1 게이트절연막, 상기 제 2 게이트절연막의 순서로 큰 것을 특징으로 하는 불휘발성 반도체 기억장치.
  30. 청구항 23에 있어서,
    상기 다결정실리콘층간 절연막이 퇴적된 제 3 절연막으로 이루고 당해 제 3 절연막과 상기 제 2 절연막의 각 막두께가 대략 비등한 것을 특징으로 하는 불휘발성 반도체기억장치.
  31. 청구항 30에 있어서,
    상기 제 2 절연막 및 상기 제 3 절연막이 실리콘산화막인 것을 특징으로 하는 불휘발성 반도체기억장치.
  32. 청구항 31에 있어서,
    상기 실리콘산화막에 질소가 첨가되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  33. 청구항 32에 있어서,
    상기 다결정실리콘층간 절연막안의 질소농도가 상기 제 2 게이트 절연막안의 질소농도보다도 높은 것을 특징으로 하는 불휘발성 반도체기억장치.
  34. 반도체기판상에 터널절연막을 매개로 형성된 부유게이트와 당해 부유게이트상에 다결정실리콘층간 절연막을 매개로 형성된 제어게이트를 갖는 복수의 메모리셀과 반도체기판상에 게이트절연막을 매개로 형성된 게이트전극을 갖는 복수의 전계효과 트랜지스터를 구비한 불휘발성 반도체기억장치의 제조방법에 있어서,
    반도체기판에 천구소자분리영역을 형성하는 제 1 공정과,
    열산화법에 의해 상기 메모리셀의 형성영역의 반도체기판 표면에 터널절연막을 형성하는 제 2 공정과,
    상기 부유게이트가 되는 제 1 의 다결정실리콘막을 퇴적한 후 상기 전계효과 트랜지스터의 형성영역의 상기 제 1의 다결정실리콘막을 제거하는 제 3 공정과,
    상기 게이트절연막의 제 1 부분이 되는 제 1 의 실리콘산화막을 퇴적한 후 상기 메모리셀의 형성영역의 상기 제 1 의 실리콘산화막을 제거하는 제 4 공정과,
    상기 층간 절연막 및 상기 게이트절연막의 제 2 부분으로 이루는 제 2의 실리콘산화막을 퇴적하는 제 5공정과,
    상기 제어게이트 및 상기 게이트전극으로 이루는 제 2의 다결정실리콘 막을 퇴적하는 제 6공정을 갖는 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
  35. 청구항 34에 있어서,
    상기 제 4 및 제 5공정에 있어서,
    상기 제 1 및 제 2의 실리콘산화막을 퇴적한 직후에 NH3 분위기안으로 어닐하고 또한, 웨트산화하는 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
  36. 청구항 34에 있어서,
    상기 제 3 및 제 6공정에 있어서,
    상기 제 1 및 제 2의 다결정실리콘막에 인을 토핑하는 것을 특징으로 하는불휘발성 반도체기억장치의 제조방법.
  37. 반도체기판상에 터널절연막을 매개로 형성된 부유게이트와 당해 부유게이트상에 다결정실리콘층간 절연막을 매개로 형성된 제어게이트를 갖는 복수의 메모리셀과 반도체기판상에 게이트절연막을 매개로 형성된 게이트전극을 갖는 복수의 전계효과 트랜지스터를 구비한 불휘발성 반도체기억장치의 제조방법에 있어서,
    반도체기판에 천구소자분리영역을 형성하는 제 1 공정과,
    열산화법에 의해 상기 메모리셀의 형성영역의 반도체기판 표면에 터널절연막을 형성하는 제 2 공정과,
    상기 부유게이트가 되는 제 1 의 다결정실리콘막을 퇴적한 후 상기 전계효과 트랜지스터의 형성영역의 상기 제 1의 다결정실리콘막을 제거하는 제 3 공정과,
    열산화법에 의해 상기 전계효과트랜지스터의 형성영역의 반도체기판표면에 상기 게이트절연막의 제1 부분이되는 제 1의 실리콘산화막을 형성하는 제 4 공정과,
    상기 다결정실리콘층간 절연막 및 상기 게이트절연막의 제 2 부분으로 이루는 제 2의 실리콘산화막을 퇴적하는 제 5공정과,
    상기 제어게이트 및 상기 게이트전극으로 이루는 제 2의 다결정실리콘 막을 퇴적하는 제 6공정을 갖는 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
  38. 청구항 37에 있어서,
    상기 제 5공정에 있어서,
    상기 제 2의 실리콘산화막을 퇴적한 직후에 NH3 분위기안에서 어닐하고 또한, 웨트산화하는 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
  39. 청구항 37에 있어서,
    상기 제 3 및 제 6공정에 있어서,
    상기 제 1 및 제 2의 다결정실리콘막에 인을 토핑하는 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
  40. 반도체기판상에 터널절연막을 매개로 형성된 부유게이트와 당해 부유게이트상에 다결정실리콘층간 절연막을 매개로 형성된 제어게이트를 갖는 복수의 메모리셀과 반도체기판상에 게이트절연막을 매개로 형성된 게이트전극을 갖는 복수의 전계효과 트랜지스터를 구비한 불휘발성 반도체기억장치의 제조방법에 있어서,
    반도체기판에 천구소자분리영역을 형성하는 제 1 공정과,
    상기 게이트절연막의 제 1 부분이 되는 제 1의 실리콘산화막을 퇴적한 후 상기 메모리셀의 형성영역의 상기 제 1 의 실리콘산화막을 제거하는 제 2 공정과,
    열산화법에 의해 상기 메모리셀의 형성영역의 반도체기판표면에 터널절연막을 상기 전계효과 트랜지스터의 형성영역의 반도체기판과 상기 제 1의 실리콘산화막간에 상기 게이트절연막의 제 2 부분이 되는 제 2의 실리콘산화막을 각각 형성하는 제 3 공정과,
    상기 부유게이트 및 상기 게이트전극이 되는 제 1 의 다결정실리콘막을 퇴적하는 제 4 공정과,
    상기 층간절연막이 되는 제 3의 실리콘산화막을 퇴적하는 제 5공정과,
    상기 제어게이트가 되는 제 2의 다결정실리콘막을 퇴적하는 제 6공정을 갖는 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
  41. 청구항 40에 있어서,
    상기 제 2 및 제 5 공정에 있어서,
    상기 제1 및 제 3의 실리콘산화막을 퇴적한 직후에 NH3 분위기안으로 어닐하고 또한, 웨트산화하는 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
  42. 청구항 40에 있어서,
    상기 제 4 및 제 6 공정에 있어서,
    상기 제 1 및 제 2의 다결정실리콘막에 인을 토핑하는 것을 특징으로 하는 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
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