KR100998968B1 - 비휘발성 메모리 소자의 제조 방법 - Google Patents

Abstract

본 발명의 비휘발성 메모리 소자의 제조방법은 셀 영역, 고전압 영역 및 로직 영역을 포함하는 실리콘기판의 셀 영역에, 터널산화막 및 플로팅게이트용 도전을 형성하는 단계와, 플로팅게이트용 도전막이 형성된 결과물의 전면에 유전막을 형성하는 단계와, 로직 영역의 유전막을 식각하는 단계와, 로직 영역의 실리콘기판 상에 로직 게이트절연막을 형성하는 단계와, 로직 게이트절연막이 형성된 결과물 상에 폴리실리콘막을 형성하는 단계, 및 폴리실리콘막, 유전막 및 로직 게이트절연막을 패터닝하여 셀 영역에는 콘트롤게이트와 게이트간 유전체막을, 고전압 영역에는 고전압 게이트와 게이트절연막을, 그리고 로직 영역는 로직 게이트를 각각 형성하는 단계를 포함한다.

고전압, 유전체막, 게이트 산화막, 플로팅 게이트

Description

비휘발성 메모리 소자의 제조 방법{Method for manufacturing Non-volatile memory device}

도 1a 내지 도 1e는 본 발명에 의한 비휘발성 메모리 소자의 제조 방법을 나타낸 순차적인 공정 단면도이다.

- 도면의 주요부분에 대한 부호의 설명 -

100 : 실리콘 기판 110 : 소자 분리막

120 : 터널 산화막 130 : 제1 폴리실리콘막

140 : 유전막 150 : 로직 게이트 산화막

160 : 제2 폴리실리콘막 170 : 층간 절연막

180 : 금속 배선

본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 보다 상세하게는 셀 영역의 콘트롤 게이트와 플로팅 게이트 사이의 유전막으로 이용되는 게이트간 유전체막을 고전압 영역의 게이트절연막으로 이용함으로써 공정을 단순화할 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리의 셀 트랜지스터는 일반적인 MOS 트랜지스터에 플로팅 게이트를 더 포함하고 있는 구조이다. 비휘발성 메모리의 셀 트랜지스터는 반도체 기판상에 터널산화막을 개재하여 플로팅게이트가 위치하고, 플로팅게이트 상부에 게이트간 유전체막을 개재하여 콘트롤 게이트가 형성되어 있다.

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비휘발성 메모리의 기입(program) 동작은 FN터널링(fowler-nordheim tunneling)에 의한 방법과 열전자 주입(hot electron injection)에 의한 방법이 있다. FN터널링에 의한 방법은 터널산화막에 인가된 고전계에 의해 전자가 반도체 기판으로부터 플로팅게이트로 주입됨으로써 기입(program)이 이루어진다.

또한, 열전자 주입에 의한 방법은 드레인 부근의 채널영역에서 발생한 열전자(hot electron)가 플로팅게이트에 주입됨으로써 기입(program)이 이루어진다. 비휘발성 메모리의 소거(erase) 동작은 반도체 기판 또는 소오스(source)로 플로팅게이트에 저장된 전자를 방출하여 이루어진다.

비휘발성 메모리 소자는 기입(program) 및 소거(erase) 동작에 고전압을 가하여 채널에서 발생하는 핫 케리어 또는 터널링 특성을 이용하는데, 이는 일반적으로 7~15V 정도에서 일어나는 현상으로 로직 소자에서 사용하는 전압 보다 훨씬 높은 전압에서 동작한다.

따라서, 비휘발성 메모리 소자는 항상 높은 전압에서 동작하고 파괴되지 않는 트랜지스터를 필요로 하게된다. 이러한 고전압에서 동작하는 트랜지스터를 제조하기 위해서는 로직 소자와는 다른 두께의 게이트 산화막이 필요하게 되고, 이로 인하여 게이트 산화막을 형성하는 공정이 복잡하게된다.

또한, 비휘발성 메모리 소자는 정보를 소거하기 위해 플로팅 게이트에서 전자를 빼내는 경우 원하는 데이터 양보다 많은 양이 빠져나가 발생하는 오버 이레이즈(over erase) 문제가 발생하고, 이러한 비휘발성 메모리의 오버 이레이즈 문제를 해결하기 위하여 선택 트랜지스터(Select Transistor)를 형성하여 해결하고 있으나 컨트롤 게이트 대 플로팅 게이트 브레이크 다운(break down) 전압을 유지하기 위하여 두꺼운 산화막을 사용하여야 하기 때문에 게이트의 길이를 제어하는데 어려움이 있었다.

상기와 같은 문제점을 해결하기 위한 본 발명은 플로팅 게이트와 콘트롤 게이트 사이의 게이트간 유전체막을 고전압 영역에 게이트 산화막으로 동시에 사용함으로써, 각 영역의 게이트 산화막 제조 공정을 단순화할 수 있을 뿐만 아니라 트랜지스터의 특성을 개선할 수 있도록 하는 비휘발성 메모리 소자의 제조 방법을 제공하기 위한 것이다.

상기와 같은 목적을 실현하기 위한 본 발명은 셀 영역, 고전압 영역 및 로직 영역을 포함하는 실리콘기판의 상기 셀 영역에, 터널산화막 및 플로팅게이트용 도전막을 형성하는 단계와, 상기 플로팅게이트용 도전막이 형성된 결과물의 전면에 유전막을 형성하는 단계와, 로직 영역의 상기 유전막을 식각하는 단계와, 상기 로직 영역의 실리콘기판 상에 로직 게이트절연막을 형성하는 단계와, 상기 로직 게이트절연막이 형성된 결과물 상에 폴리실리콘막을 형성하는 단계, 및 상기 폴리실리콘막, 유전막 및 로직 게이트절연막을 패터닝하여 셀 영역에는 콘트롤게이트와 게이트간 유전체막을, 고전압 영역에는 고전압 게이트와 게이트절연막을, 그리고 로직 영역는 로직 게이트를 각각 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법을 제공한다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

도 1a 내지 도 1e는 본 발명에 의한 비휘발성 메모리 소자의 제조 방법을 나타낸 순차적인 공정 단면도이다.

도 1a를 참조하면, 실리콘 기판(100)에 통상의 소자 분리 공정으로 비휘발성 메모리 소자의 셀 영역(A), 고전압 영역(B) 및 로직 영역(C)이 각각 분리되도록 소자 분리막(110)을 형성한다. 그리고, 셀 영역에 웰을 형성하고, 열산화 공정을 진행하여 실리콘 기판(100) 표면에 터널산화막(120)을 형성한 후에 제1 폴리실리콘막(130)을 증착한다. 제1 폴리실리콘막(130) 위에 셀 트랜지스터의 플로팅게이트를 한정하는 제1 감광막 패턴(PR1)을 형성한다.

도 1b를 참조하면, 제1 감광막 패턴(도 1a의 PR1)을 마스크로 제1 폴리실리콘막(130) 및 터널 산화막(120)을 식각하여 셀 영역(A)에만 플로팅 게이트가 형성되도록 하고 그 이외 영역의 제1 폴리실리콘막(130)과 터널 산화막(120)은 제거한다.

이어서, 제1 감광막 패턴을 제거한 후 결과물 상에 유전막(140)을 형성하고, 고전압 영역과 로직 영역에 웰을 형성하고 로직 영역만 오픈되도록 제2 감광막 패턴(PR2)을 형성한다. 이때, 상기 유전막(140)은 30~100Å 두께의 산화막과 100~300Å 두께의 질화막으로 이루어진 이중막, 또는 Al₂O_3, HfO₂, ZrO₂, Ta2O₅, TiO₂ 등의 고유전물질이 포함된 막으로 50~400Å의 두께로 형성하되, 상기 산화막은 열산화 또는 증착 공정에 의한 산화막으로 형성한다.

상기 제2 감광막 패턴(PR2)으로 로직 영역(C)의 유전막(140)을 건식 또는 습식 식각 공정으로 식각한다.
도 1c를 참조하면, 제2 감광막 패턴을 제거한 후, 도시된 바와 같이 로직 영역(C)에 로직 게이트 산화막(150)을 형성한다. 전면에 제2 폴리실리콘막(160)을 증착한 다음, 콘트롤 게이트, 고전압 게이트 및 로직 게이트를 한정하는 제3 감광막 패턴(PR3)을 형성한다.
도 1d를 참조하면, 제3 감광막 패턴(도 1c의 PR3)을 이용하여 제2 폴리실리콘막을 패터닝함으로써 셀 영역(A)에는 콘트롤 게이트(160a)를, 고전압 영역(B)에는 고전압 게이트(160b)를, 그리고 로직 영역(C)에는 로직 게이트(160c)를 각각 형성한다.

이때, 유전막(도 1c의 140) 및 로직 게이트 산화막(150)도 각각 패터닝되어 셀 영역(A)에는 게이트간 유전체막(140a)이, 고전압 영역에서는 고전압 게이트 절연막(140b)이, 그리고 로직 영역에는 로직 게이트 절연막(150)이 각각 형성된다.

이후, 스페이서(170) 형성 및 소오스/드레인 이온 주입 공정을 진행하고, 층간절연막(180)으로 상기 결과물 전면을 매립한 후 평탄화 공정을 진행한다. 그리고, 금속 배선(190) 공정을 진행한다.

상기한 바와 같이 본 발명은 셀 플로팅 게이트와 콘트롤 게이트 사이에 고전압에 견딜 수 있는 고유전율의 게이트간 유전체막을 형성하고 이를 고전압 트랜지스터 영역의 게이트 절연막으로 이용함으로써, 제조 공정을 단순화할 뿐만 아니라 고전압 영역의 트랜지스터의 특성을 개선할 수 있는 이점이 있다.

Claims (4)

1. 셀 영역, 고전압 영역 및 로직 영역을 포함하는 실리콘기판 상에 터널산화막 및 플로팅게이트용 도전막을 형성하는 단계;

   상기 플로팅게이트용 도전막 및 터널 산화막을 식각하여 상기 셀 영역에만 상기 터널 산화막 및 플로팅게이트를 형성하고 상기 고전압 영역 및 로직 영역의 상기 실리콘기판 표면을 노출하는 단계;

   상기 플로팅게이트 및 상기 고전압 영역 및 로직 영역의 상기 실리콘기판 표면을 덮는 유전막을 형성하는 단계;

   상기 로직 영역의 상기 유전막을 식각 제거하는 단계;

   상기 로직 영역의 상기 유전막의 제거에 의해 노출되는 상기 로직 영역의 실리콘기판의 표면 상에 로직 게이트절연막을 형성하는 단계;

   상기 로직 게이트절연막이 형성된 결과물 상에 폴리실리콘막을 형성하는 단계; 및

   상기 폴리실리콘막, 유전막 및 로직 게이트절연막을 패터닝하여 셀 영역에는 상기 패터닝된 유전막 상에 위치하는 콘트롤게이트를, 고전압 영역에는 상기 패터닝된 유전막 상에 위치하는 고전압 게이트를, 그리고 로직 영역에는 상기 로직 게이트절연막 상에 위치하는 로직 게이트를 각각 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
2. 제1항에 있어서,

   상기 유전막은 산화막과 질화막의 이중 구조로 형성하거나,

   Al₂O_3, HfO₂, ZrO₂, Ta2O₅ 및 TiO₂으로 이루어진 그룹에서 선택된 어느 하나의 고유전물질막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
3. 제 2항에 있어서, 상기 산화막은 30 ~ 100Å, 질화막은 100 ~ 300Å 로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
4. 제 2항에 있어서, 상기 고유전물질막은 50 ~ 400Å 로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.

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