JPS5918676A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS5918676A JPS5918676A JP12792782A JP12792782A JPS5918676A JP S5918676 A JPS5918676 A JP S5918676A JP 12792782 A JP12792782 A JP 12792782A JP 12792782 A JP12792782 A JP 12792782A JP S5918676 A JPS5918676 A JP S5918676A
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- Japan
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- source
- gate
- polysilicon
- film
- drain
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 239000000463 material Substances 0.000 claims description 7
- 230000005669 field effect Effects 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 20
- 229920005591 polysilicon Polymers 0.000 abstract description 20
- 239000000758 substrate Substances 0.000 abstract description 2
- 230000002708 enhancing effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 210000003205 muscle Anatomy 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
本発明に絶縁ゲート型電界効果トランジスタ（以下ＩＧ
ＦＥＴ ）を主な構成要素とした半導体集積回路に関す
る。
ＦＥＴ ）を主な構成要素とした半導体集積回路に関す
る。
従来技術
ディブレジョン型のＩＧＦ’ＥＴを負荷とするＥＤ回回
路式の集積回路においてに、ディブレジョン型のＩ Ｇ
ＦＥ Ｔのゲートを自身のソースに接続する事が多い。
路式の集積回路においてに、ディブレジョン型のＩ Ｇ
ＦＥ Ｔのゲートを自身のソースに接続する事が多い。
その為一般に框、埋め込みコンタクトと呼ばれる方法、
つまりソースのシリコン表面とゲート電極たるポリシリ
コンを直接接続する方法が採られている。なお前記埋め
込ミコンタクトを用いてゲートポリシリコントソースを
接続する具体的方法として、第１図及び第２図に示す二
種類がよく使用されている。
つまりソースのシリコン表面とゲート電極たるポリシリ
コンを直接接続する方法が採られている。なお前記埋め
込ミコンタクトを用いてゲートポリシリコントソースを
接続する具体的方法として、第１図及び第２図に示す二
種類がよく使用されている。
尚、第１図（イ）および第２図（５）は平面図であり、
第１図（Ｂ）および第２図（ハ）は第１図（８）および
第２図（５）をそれぞれ切断線Ａ−ＡおよびＢ −Ｂ’
で切断し矢印の方向をみ几断面図である。
第１図（Ｂ）および第２図（ハ）は第１図（８）および
第２図（５）をそれぞれ切断線Ａ−ＡおよびＢ −Ｂ’
で切断し矢印の方向をみ几断面図である。
つまりゲート絶縁膜５，１０をソース、ドレイン、ケー
ト領域ＶＣ覆った後埋め込みコンタクト孔２，７を開け
、ポリシリコン膜１，６ヲ設け、その後にソース、ドレ
インを形成する方法である。
ト領域ＶＣ覆った後埋め込みコンタクト孔２，７を開け
、ポリシリコン膜１，６ヲ設け、その後にソース、ドレ
インを形成する方法である。
第１図の様にすれば、ソース、ドレインＨ１ｉＭ（チャ
ネル長）にポリシリコン中の加工精度だけによってほぼ
決定されるが第２図の様にした場合、チャネル長は、ポ
リシリコン中の加工精度の外にポリシリコンの位置合せ
精度と埋め込みコンタクト孔の位置合せ精度によって決
定されるため、不精確である。一方必要とする面積に第
１図に比べて第２図に０．６倍程度と少なく高密度化に
有効である〇 以上の如〈従来技術においてに、チャネル長の精度と面
＠ば相反し、チャネル長が小さくしかも高密度化の可能
な９面積の小さいゲートとソースを接続したＩＧＦＥＴ
を作る事が困難であった０ 発明の目的 本発明の目的に前記従来技術の欠点を除去し。
ネル長）にポリシリコン中の加工精度だけによってほぼ
決定されるが第２図の様にした場合、チャネル長は、ポ
リシリコン中の加工精度の外にポリシリコンの位置合せ
精度と埋め込みコンタクト孔の位置合せ精度によって決
定されるため、不精確である。一方必要とする面積に第
１図に比べて第２図に０．６倍程度と少なく高密度化に
有効である〇 以上の如〈従来技術においてに、チャネル長の精度と面
＠ば相反し、チャネル長が小さくしかも高密度化の可能
な９面積の小さいゲートとソースを接続したＩＧＦＥＴ
を作る事が困難であった０ 発明の目的 本発明の目的に前記従来技術の欠点を除去し。
チャネル長の精度が高く、シかも面積の小さいゲートと
ソースを接続したＩＧＦ’Ｅ’ｌ’を持つ高密夏の集積
回路を提供することＶＣある。
ソースを接続したＩＧＦ’Ｅ’ｌ’を持つ高密夏の集積
回路を提供することＶＣある。
発明の得成
本発明による半導体集積回路は、グー）１＆に対してソ
ース、ドレインか自己整合的に定まっているＩＧＦＥ’
ｌ”のソースとゲートを接続するに、前記ゲート電極と
ソースに共通なコンタクト孔を接続材で覆う事によって
なされる事を特徴とする。
ース、ドレインか自己整合的に定まっているＩＧＦＥ’
ｌ”のソースとゲートを接続するに、前記ゲート電極と
ソースに共通なコンタクト孔を接続材で覆う事によって
なされる事を特徴とする。
実施例
次に本発明による実施例を第３図を参照して説明する。
第３図に本発明による実施例を示す平面図囚と同平面図
をＣ−σより切断した断面図（ロ）である。図中、１１
にゲート電極としてのポリシリコンＭ（ゲートポリシリ
コン膜）であジオゲート絶縁膜としてのシリコン酸化膜
１６を介してシリコン基板１７を覆っており、同時にソ
ース１５．ドレイン１４を自己整合的に分離している。
をＣ−σより切断した断面図（ロ）である。図中、１１
にゲート電極としてのポリシリコンＭ（ゲートポリシリ
コン膜）であジオゲート絶縁膜としてのシリコン酸化膜
１６を介してシリコン基板１７を覆っており、同時にソ
ース１５．ドレイン１４を自己整合的に分離している。
又、１２１−！前記ゲートポリシリコン膜１１とソース
領域１５１Ｃ共通に穿かれたコンタクト孔でアシ、その
コンタクト孔１２を覆う如く接続材としてのポリシリコ
ン膜１３（接続用ポリシリコン膜）が形成されたいる。
領域１５１Ｃ共通に穿かれたコンタクト孔でアシ、その
コンタクト孔１２を覆う如く接続材としてのポリシリコ
ン膜１３（接続用ポリシリコン膜）が形成されたいる。
かかる構造によって、従来技術の問題点は容易に解決さ
れる。つまり、前記ゲートポリシリコン１ｌｌｌｃよっ
てのみチャネル長は決定されてお９．しかも前記ゲート
ポリシリコン膜１１の上で接続しているゆえに面積もむ
だなく利用されており小さく、前述の第２図の従来例と
ｔｌは等しい。
れる。つまり、前記ゲートポリシリコン１ｌｌｌｃよっ
てのみチャネル長は決定されてお９．しかも前記ゲート
ポリシリコン膜１１の上で接続しているゆえに面積もむ
だなく利用されており小さく、前述の第２図の従来例と
ｔｌは等しい。
効果
以上詳述した如く９本発明によれば、ＥＤ回路方式で多
数使用されるソースとゲートを接続したＩＧＦ’ＥＴを
チャネル長４′ｌ１１度を高く保ったまま小面積で実現
できる。従って集積回路の高性能化、高密度化に極めて
有効であり効果は大きい０ イヤてｄ儒明 以上の説明に、接続材としてゲート電極と同じポリシリ
コン膜を使用した例についてであった。そのためコンタ
クト孔を完全に覆う様ＶＣ接続用ポリシリコンを設け、
接続用ポリシリコンのエツチングの際、ゲートポリシリ
コン膜が侵されないようにしておる。しかしながら材質
が異なる場合あるいは製造方法の工夫によってはコンタ
クト孔を完全に覆う必要ばない。又ゲート電極とじてに
ソース、ドレ・インを自己整合的に形成出来る材質であ
れば、シリサイド、あるいはモリブデン、タングステン
等の高融点金属でもなんら本発明に制限を加えるもので
にないＯこの点、接続用材質に関しても同様である。
数使用されるソースとゲートを接続したＩＧＦ’ＥＴを
チャネル長４′ｌ１１度を高く保ったまま小面積で実現
できる。従って集積回路の高性能化、高密度化に極めて
有効であり効果は大きい０ イヤてｄ儒明 以上の説明に、接続材としてゲート電極と同じポリシリ
コン膜を使用した例についてであった。そのためコンタ
クト孔を完全に覆う様ＶＣ接続用ポリシリコンを設け、
接続用ポリシリコンのエツチングの際、ゲートポリシリ
コン膜が侵されないようにしておる。しかしながら材質
が異なる場合あるいは製造方法の工夫によってはコンタ
クト孔を完全に覆う必要ばない。又ゲート電極とじてに
ソース、ドレ・インを自己整合的に形成出来る材質であ
れば、シリサイド、あるいはモリブデン、タングステン
等の高融点金属でもなんら本発明に制限を加えるもので
にないＯこの点、接続用材質に関しても同様である。
第１図（５）および第２図（５）に従来例によるソース
とゲートを接続したＩＧＦＥＴの平面図であり、第１図
０３）および第２図（Ｂｌｐそれぞれ第１図＾および第
２図（４）の断面図である。第３図（８）および第３図
（Ｊ３）ｔａ本発明による実施例を示す平面図および断
面図である。 尚、図において、１，６．ＩＩｒｒ、ポリシリコン膜（
ゲート電極を含む）、２．７．１２μコンタクト孔、３
．８．１４にドレイン領域、４．９．１５にソース領域
、５．１０．１６はゲート絶縁膜、１３は接続用ポリシ
リコン膜である。 筋 ／ 口 （、’Ｉ） 筋 、、３ ワ］ （／Ｑ） ｆノ ？ 図 （Ａ） （Ｂ）
とゲートを接続したＩＧＦＥＴの平面図であり、第１図
０３）および第２図（Ｂｌｐそれぞれ第１図＾および第
２図（４）の断面図である。第３図（８）および第３図
（Ｊ３）ｔａ本発明による実施例を示す平面図および断
面図である。 尚、図において、１，６．ＩＩｒｒ、ポリシリコン膜（
ゲート電極を含む）、２．７．１２μコンタクト孔、３
．８．１４にドレイン領域、４．９．１５にソース領域
、５．１０．１６はゲート絶縁膜、１３は接続用ポリシ
リコン膜である。 筋 ／ 口 （、’Ｉ） 筋 、、３ ワ］ （／Ｑ） ｆノ ？ 図 （Ａ） （Ｂ）
Claims (1)
- ゲー）［極に対してソース、ドレインが自己整合的に定
まっている絶縁ゲート型電界効果トランジスタのソース
とゲートを接続するに、前記ゲート電極とソースに共通
なコンタクト孔を接続材で覆う事によってなされ、前記
コンタクト孔の少なくとも一部にゲートとソースの境界
を横切る如く形成されてなることを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12792782A JPS5918676A (ja) | 1982-07-22 | 1982-07-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12792782A JPS5918676A (ja) | 1982-07-22 | 1982-07-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5918676A true JPS5918676A (ja) | 1984-01-31 |
Family
ID=14972069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12792782A Pending JPS5918676A (ja) | 1982-07-22 | 1982-07-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5918676A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5121174A (en) * | 1987-10-23 | 1992-06-09 | Vitesse Semiconductor Corporation | Gate-to-ohmic metal contact scheme for III-V devices |
| US5254483A (en) * | 1987-10-23 | 1993-10-19 | Vitesse Semiconductor Corporation | Gate-to-ohmic metal contact scheme for III-V devices |
| US6206491B1 (en) | 1996-12-13 | 2001-03-27 | Komatsu Ltd. | Crawler device for crawler vehicle |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4931286A (ja) * | 1972-02-26 | 1974-03-20 |
-
1982
- 1982-07-22 JP JP12792782A patent/JPS5918676A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4931286A (ja) * | 1972-02-26 | 1974-03-20 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5121174A (en) * | 1987-10-23 | 1992-06-09 | Vitesse Semiconductor Corporation | Gate-to-ohmic metal contact scheme for III-V devices |
| US5254483A (en) * | 1987-10-23 | 1993-10-19 | Vitesse Semiconductor Corporation | Gate-to-ohmic metal contact scheme for III-V devices |
| US6206491B1 (en) | 1996-12-13 | 2001-03-27 | Komatsu Ltd. | Crawler device for crawler vehicle |
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