JPH0691104B2 - 自己整合型薄膜トランジスタ - Google Patents
自己整合型薄膜トランジスタInfo
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- JPH0691104B2 JPH0691104B2 JP2940884A JP2940884A JPH0691104B2 JP H0691104 B2 JPH0691104 B2 JP H0691104B2 JP 2940884 A JP2940884 A JP 2940884A JP 2940884 A JP2940884 A JP 2940884A JP H0691104 B2 JPH0691104 B2 JP H0691104B2
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- region
- gate
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
Description
【発明の詳細な説明】 本発明は自己整合型薄膜トランジスタ、特に半導体薄膜
を使つた絶縁ゲート型電界効果トランジスタにおいて微
細化、構造の簡略化とともにゲート〜ソースおよびゲー
ト〜ドレイン容量の少ない構造の半導体装置に関するも
のである。
を使つた絶縁ゲート型電界効果トランジスタにおいて微
細化、構造の簡略化とともにゲート〜ソースおよびゲー
ト〜ドレイン容量の少ない構造の半導体装置に関するも
のである。
半導体薄膜を使つた集積回路装置（例えばマトリクス配
置型液晶表示装置）において回路素子として絶縁ゲート
型電界効果トランジスタ（以下TFTと称す）が多く用い
られている。しかしながら従来の構造におけるTFTはソ
ース及びドレイン領域とゲート領域のオーバーラツプが
マスク整合上大きく、動作速度を遅延させる容量を生
じ、また構造上も複雑で微細化は困難とされていた。
置型液晶表示装置）において回路素子として絶縁ゲート
型電界効果トランジスタ（以下TFTと称す）が多く用い
られている。しかしながら従来の構造におけるTFTはソ
ース及びドレイン領域とゲート領域のオーバーラツプが
マスク整合上大きく、動作速度を遅延させる容量を生
じ、また構造上も複雑で微細化は困難とされていた。
第１図に示されるのは、従来の構造におけるTFTの構造
断面図で絶縁基板１の上に形成されたゲート領域２（た
とえばＣγ−Au）を覆う様に堆積されたゲート絶縁膜３
（例えば酸化ケイ素膜）の上に形成されたチヤンネル領
域４（例えばα‐Si層）と層間絶縁層５に選択的に開口
し前記チヤンネル領域４と接触をとつた電極領域６とで
構成されている。この様な構造のTFTではマスク整合上
ソース、ドレイン領域６とゲート領域２とのオーバーラ
ツプを充分とつておく必要がある。この場合前記ソー
ス、ドレイン領域６とゲート領域２間の容量が大きく動
作速度を遅らせる原因となつている。またその効果はチ
ヤンネルの幅方向の長さに比例して顕著に現われ、易動
度の低いα−Si層をチヤンネル領域に用いる様な場合
は、より不利な状況となる。加えて基本的には各層を順
次堆積して形成していく工程のため構造上複雑になり、
マスク枚数が増すことや微細化が困難等の不具合を生じ
ていた。
断面図で絶縁基板１の上に形成されたゲート領域２（た
とえばＣγ−Au）を覆う様に堆積されたゲート絶縁膜３
（例えば酸化ケイ素膜）の上に形成されたチヤンネル領
域４（例えばα‐Si層）と層間絶縁層５に選択的に開口
し前記チヤンネル領域４と接触をとつた電極領域６とで
構成されている。この様な構造のTFTではマスク整合上
ソース、ドレイン領域６とゲート領域２とのオーバーラ
ツプを充分とつておく必要がある。この場合前記ソー
ス、ドレイン領域６とゲート領域２間の容量が大きく動
作速度を遅らせる原因となつている。またその効果はチ
ヤンネルの幅方向の長さに比例して顕著に現われ、易動
度の低いα−Si層をチヤンネル領域に用いる様な場合
は、より不利な状況となる。加えて基本的には各層を順
次堆積して形成していく工程のため構造上複雑になり、
マスク枚数が増すことや微細化が困難等の不具合を生じ
ていた。
本発明は、これらの欠点を除去するため、ソース、ドレ
イン領域とゲート領域間の容量を小さく押さえかつ構造
的にも簡単な自己整合型TFTを提供することを目的とす
る。
イン領域とゲート領域間の容量を小さく押さえかつ構造
的にも簡単な自己整合型TFTを提供することを目的とす
る。
以下、図面を用いて本発明の実施例を詳細に説明する。
第２図は本発明の一実施例を示す構造断面図で絶縁基板
11の上に選択的に形成された下地領域10（例えば酸化ケ
イ素膜）の上から導電性薄膜（例えばＣγ−Au）を堆積
させる、この際前記下地領域10と絶縁基板11の段差を適
度に選ぶことによつてゲート領域12とソース、ドレイン
領域16を自己整合的に形成することができる。次に方向
性堆積法によつてゲート絶縁膜13を形成した後、チヤン
ネル領域14（例えはα−Si層）を形成する。この際前記
ゲート絶縁膜13は方向性堆積法で形成されているゆえ
に、前記ソース、ドレイン領域16のうち前記下地領域10
の測面に形成された部分には表面に絶縁膜が形成されて
おらず、前記チヤンネル領域14と接触をとつている。以
上の様な構造をもつ本発明のTFTでは前記ゲート領域12
と前記ソース、ドレイン領域16の間の容量が比較的少な
く、動作速度を大幅に遅延させることはない、また前述
のごとく前記ゲート領域12とソース、ドレイン領域16が
一回の工程で同時に作り込めるため工程の簡略化、微細
化にむいている。
第２図は本発明の一実施例を示す構造断面図で絶縁基板
11の上に選択的に形成された下地領域10（例えば酸化ケ
イ素膜）の上から導電性薄膜（例えばＣγ−Au）を堆積
させる、この際前記下地領域10と絶縁基板11の段差を適
度に選ぶことによつてゲート領域12とソース、ドレイン
領域16を自己整合的に形成することができる。次に方向
性堆積法によつてゲート絶縁膜13を形成した後、チヤン
ネル領域14（例えはα−Si層）を形成する。この際前記
ゲート絶縁膜13は方向性堆積法で形成されているゆえ
に、前記ソース、ドレイン領域16のうち前記下地領域10
の測面に形成された部分には表面に絶縁膜が形成されて
おらず、前記チヤンネル領域14と接触をとつている。以
上の様な構造をもつ本発明のTFTでは前記ゲート領域12
と前記ソース、ドレイン領域16の間の容量が比較的少な
く、動作速度を大幅に遅延させることはない、また前述
のごとく前記ゲート領域12とソース、ドレイン領域16が
一回の工程で同時に作り込めるため工程の簡略化、微細
化にむいている。
また第３図は、本発明の他の実施例を示す構造断面図で
第２図同様、絶縁基板21の上に選択的に形成された下地
領域20（例えば酸化ケイ素）の上から導電性薄膜（例え
ばＣγ−Au）を堆積させ、この際適当に選んだ前記下地
領域20と絶縁基板21の段差を利用して、ゲート領域22と
ソース、ドレイン領域26を同時に形成する。次にゲート
領域22を電極として陽極酸化法によつて前記ゲート領域
22の表面に選択的にゲート絶縁膜23を形成しその上にチ
ヤンネル領域24（例えばα−Si層）、保護絶縁層25を順
次形成する構成となつている。以上の様な構造をもつ本
発明の他の実施例によるところのTFTも第２図に示され
る本発明の一実施例によるところのTFTと同様の利点を
備えている。
第２図同様、絶縁基板21の上に選択的に形成された下地
領域20（例えば酸化ケイ素）の上から導電性薄膜（例え
ばＣγ−Au）を堆積させ、この際適当に選んだ前記下地
領域20と絶縁基板21の段差を利用して、ゲート領域22と
ソース、ドレイン領域26を同時に形成する。次にゲート
領域22を電極として陽極酸化法によつて前記ゲート領域
22の表面に選択的にゲート絶縁膜23を形成しその上にチ
ヤンネル領域24（例えばα−Si層）、保護絶縁層25を順
次形成する構成となつている。以上の様な構造をもつ本
発明の他の実施例によるところのTFTも第２図に示され
る本発明の一実施例によるところのTFTと同様の利点を
備えている。
以上のごとく本発明における、実施例は多種多様のもの
が考えられる。
が考えられる。
本発明によれば、ゲート領域とソース、ドレイン領域相
互の容量が少ないTFTを簡単な工程で作り込むことがで
き、かつ微細化にもむいている利点を兼ね備えている。
互の容量が少ないTFTを簡単な工程で作り込むことがで
き、かつ微細化にもむいている利点を兼ね備えている。
第１図は、従来のTFTの構造断面図で、第２図は本発明
の一実施例におけるTFTの構造断面図で、第３図は本発
明の他の実施例におけるTFTの構造断面図である。 1,11,21……絶縁基板 2,12,22……ゲート領域 3,13,23……ゲート絶縁膜 4,14,24……チヤンネル領域 5,15,25……絶縁膜層 6,16,26……ソース、ドレイン領域 10,20……下地領域
の一実施例におけるTFTの構造断面図で、第３図は本発
明の他の実施例におけるTFTの構造断面図である。 1,11,21……絶縁基板 2,12,22……ゲート領域 3,13,23……ゲート絶縁膜 4,14,24……チヤンネル領域 5,15,25……絶縁膜層 6,16,26……ソース、ドレイン領域 10,20……下地領域
Claims (1)
- 【請求項１】下地領域が選択的に形成された絶縁基板
と、前記絶縁基板上に、前記下地領域と絶縁基板との段
差部分で分離して互いに独立してそれぞれソース領域、
ドレイン領域、および、ゲート領域を形成すべく堆積さ
れた導電性薄膜と、 前記ゲート領域上に、方向性堆積法により形成されたゲ
ート絶縁膜と、 前記ゲート絶縁膜上から前記ソース領域、および、ドレ
イン領域の側端部にかけて積層されてチャンネル領域を
形成する半導体薄膜とからなることを特徴とする自己整
合型薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2940884A JPH0691104B2 (ja) | 1984-02-17 | 1984-02-17 | 自己整合型薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2940884A JPH0691104B2 (ja) | 1984-02-17 | 1984-02-17 | 自己整合型薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60173874A JPS60173874A (ja) | 1985-09-07 |
| JPH0691104B2 true JPH0691104B2 (ja) | 1994-11-14 |
Family
ID=12275303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2940884A Expired - Lifetime JPH0691104B2 (ja) | 1984-02-17 | 1984-02-17 | 自己整合型薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691104B2 (ja) |
-
1984
- 1984-02-17 JP JP2940884A patent/JPH0691104B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60173874A (ja) | 1985-09-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |