JPH0423834B2 - - Google Patents
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- JPH0423834B2 JPH0423834B2 JP3856183A JP3856183A JPH0423834B2 JP H0423834 B2 JPH0423834 B2 JP H0423834B2 JP 3856183 A JP3856183 A JP 3856183A JP 3856183 A JP3856183 A JP 3856183A JP H0423834 B2 JPH0423834 B2 JP H0423834B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】
本発明はダブルゲート型薄膜トランジスタの構
造に関するものである。
造に関するものである。
従来の薄膜トランジスタ素子として第１図およ
び第２図に示す構造が知られている。第１図にお
いて１は絶縁基板、２はゲート電極、３は絶縁体
層、４は半導体層、５はソース電極、６はドレイ
ン電極を示す。第１図に示す構造の薄膜トランジ
スタはチヤンネル層がゲート電極側の半導体層中
にしか広がらない。このため動作ゲート電圧が高
くなつてしまう欠点があつた。そこで第２図に示
すような構造を持つたいわゆるダブルゲート型薄
膜トランジスタが作られるようになつた。第２図
に示したダブルゲート型薄膜トランジスタは、第
１図に示した薄膜トランジスタにさらに第２の絶
縁体層７と第２のゲート電極層８を付加した構造
を特徴としている。このダブルゲート構造だと第
１のゲート電極２と第２のゲート電極８によつて
半導体層全体にチヤンネルを形成でき動作ゲート
電圧を低くできる。しかしながら、このようなダ
ブルゲート型薄膜トランジスタでは、半導体層と
第２の絶縁体層とを連続して形成することが困難
なため半導体層と第２の絶縁体層との界面に界面
準位が多数発生する。このためトランジスタ特性
にドリフトやヒステリシスが多くなつて信頼性が
低下するという新たな欠点が生じてしまつた。
び第２図に示す構造が知られている。第１図にお
いて１は絶縁基板、２はゲート電極、３は絶縁体
層、４は半導体層、５はソース電極、６はドレイ
ン電極を示す。第１図に示す構造の薄膜トランジ
スタはチヤンネル層がゲート電極側の半導体層中
にしか広がらない。このため動作ゲート電圧が高
くなつてしまう欠点があつた。そこで第２図に示
すような構造を持つたいわゆるダブルゲート型薄
膜トランジスタが作られるようになつた。第２図
に示したダブルゲート型薄膜トランジスタは、第
１図に示した薄膜トランジスタにさらに第２の絶
縁体層７と第２のゲート電極層８を付加した構造
を特徴としている。このダブルゲート構造だと第
１のゲート電極２と第２のゲート電極８によつて
半導体層全体にチヤンネルを形成でき動作ゲート
電圧を低くできる。しかしながら、このようなダ
ブルゲート型薄膜トランジスタでは、半導体層と
第２の絶縁体層とを連続して形成することが困難
なため半導体層と第２の絶縁体層との界面に界面
準位が多数発生する。このためトランジスタ特性
にドリフトやヒステリシスが多くなつて信頼性が
低下するという新たな欠点が生じてしまつた。
本発明の目的は、上記欠点を除去し、動作ゲー
ト電圧が低くかつトランジスタ特性にドリフトや
ヒステリシスのない信頼性の高いダブルゲート型
薄膜トランジスタを提供することにある。
ト電圧が低くかつトランジスタ特性にドリフトや
ヒステリシスのない信頼性の高いダブルゲート型
薄膜トランジスタを提供することにある。
本発明によれば、絶縁基板上に設けられた第１
のゲート電極と該第１のゲート電極と絶縁基板上
を覆うように設けられた絶縁体層と該絶縁体層上
に設けられた半導体層と該半導体層上にソース電
極、ドレイン電極とを備えると共に、前記半導体
層に連続し、前記ソース電極およびドレイン電極
を挟むように前記ソース電極およびドレイン電極
上に半導体層が設けられ、かつ該半導体層上に設
けられた絶縁体層上の前記第１のゲート電極と対
向する位置に第２のゲート電極が設けられている
ことを特徴とするダブルゲート型薄膜トランジス
タが得られる。
のゲート電極と該第１のゲート電極と絶縁基板上
を覆うように設けられた絶縁体層と該絶縁体層上
に設けられた半導体層と該半導体層上にソース電
極、ドレイン電極とを備えると共に、前記半導体
層に連続し、前記ソース電極およびドレイン電極
を挟むように前記ソース電極およびドレイン電極
上に半導体層が設けられ、かつ該半導体層上に設
けられた絶縁体層上の前記第１のゲート電極と対
向する位置に第２のゲート電極が設けられている
ことを特徴とするダブルゲート型薄膜トランジス
タが得られる。
以下、本発明について図面を用いて説明する。
第３図は本発明のダブルゲート型薄膜トランジ
スタの断面図である。図において、第１図、第２
図と同一の記号は同一構成要素を示す。図から明
らかなように本発明によるダブルゲート型薄膜ト
ランジスタは第１の半導体層４と該第１の半導体
層の同一の半導体からなる第２の半導体層９とを
もつていて、第１の絶縁体層３と第１の半導体層
４とを同一真空系中で連続に成長させ、第２の半
導体層９と第２の絶縁体層７とを、同一真空系中
で連続に成長させることができる。したがつて、
絶縁体層と半導体層の界面には界面準位ができな
い。また第１の半導体層と第２の半導体層とは同
一真空系中で連続して形成はできないが、半導体
層どうしの界面は半導体と絶縁物との界面とは違
い界面準位ができにくい。また、薄膜トランジス
タの特性は絶縁体層近傍での半導体層中のチヤン
ネル層の広がりが一番大きく影響する。したがつ
てトランジスタ特性にはドリフトやヒステリシス
が現象が全くなくなる。
スタの断面図である。図において、第１図、第２
図と同一の記号は同一構成要素を示す。図から明
らかなように本発明によるダブルゲート型薄膜ト
ランジスタは第１の半導体層４と該第１の半導体
層の同一の半導体からなる第２の半導体層９とを
もつていて、第１の絶縁体層３と第１の半導体層
４とを同一真空系中で連続に成長させ、第２の半
導体層９と第２の絶縁体層７とを、同一真空系中
で連続に成長させることができる。したがつて、
絶縁体層と半導体層の界面には界面準位ができな
い。また第１の半導体層と第２の半導体層とは同
一真空系中で連続して形成はできないが、半導体
層どうしの界面は半導体と絶縁物との界面とは違
い界面準位ができにくい。また、薄膜トランジス
タの特性は絶縁体層近傍での半導体層中のチヤン
ネル層の広がりが一番大きく影響する。したがつ
てトランジスタ特性にはドリフトやヒステリシス
が現象が全くなくなる。
次に本発明を実施例をもつて説明する。以下に
述べる本発明の実施例および従来例では、ゲート
電極、ソースドレイン電極はアルミを1000Å蒸着
しフオトレジスト法により形成した。絶縁体層と
してグロー放電分解法による窒化シリコンを放電
電力0.04W／cm2、圧力0.3torr、水素ベース10％シ
ランとアンモニアガスの混合ガスを100c.c.／分、
基板温度250℃の条件で製造した。半導体層とし
てグロー放電分解法によるアモルフアスシリコン
を放電電力0.04／cm2、圧力0.3torr、水素ベース10
％シランを100c.c.／分、基板温度250℃の条件で製
造した。膜圧は窒化シリコン、アモルフアスシリ
コン共に0.3μmとした。しかしながら、電極材料
の種類、絶縁体層の種類、半導体層の種類に関係
なく本発明が有効であるのはいうまでもない。
述べる本発明の実施例および従来例では、ゲート
電極、ソースドレイン電極はアルミを1000Å蒸着
しフオトレジスト法により形成した。絶縁体層と
してグロー放電分解法による窒化シリコンを放電
電力0.04W／cm2、圧力0.3torr、水素ベース10％シ
ランとアンモニアガスの混合ガスを100c.c.／分、
基板温度250℃の条件で製造した。半導体層とし
てグロー放電分解法によるアモルフアスシリコン
を放電電力0.04／cm2、圧力0.3torr、水素ベース10
％シランを100c.c.／分、基板温度250℃の条件で製
造した。膜圧は窒化シリコン、アモルフアスシリ
コン共に0.3μmとした。しかしながら、電極材料
の種類、絶縁体層の種類、半導体層の種類に関係
なく本発明が有効であるのはいうまでもない。
素子はチヤンネル長10μm、チヤンネル幅
100μmとし、100×100素子形成した。薄膜トラン
ジスタ素子の特性は液晶のスイツチング素子とし
て充分なようにオン抵抗が106Ω以下になるゲー
ト電圧VGを測定した。ソースドレイン間電圧は
5V一定とした。
100μmとし、100×100素子形成した。薄膜トラン
ジスタ素子の特性は液晶のスイツチング素子とし
て充分なようにオン抵抗が106Ω以下になるゲー
ト電圧VGを測定した。ソースドレイン間電圧は
5V一定とした。
従来例 １
ガラス基板上にアルミゲート電極を形成した
後、窒化シリコン層とアモルフアスシリコン層を
同一真空系中で連続して形成し、続いてソースド
レインアルミ電極を形成し、第１図に示す構造の
薄膜トランジスタを製造した。このようにして製
造した薄膜トランジスタ素子はゲート電圧VGが
10V以上にならないとオン抵抗が106Ω以下とな
らなかつた。これはゲート電極側の半導体層にし
かチヤンネル層が広がらないためである。
後、窒化シリコン層とアモルフアスシリコン層を
同一真空系中で連続して形成し、続いてソースド
レインアルミ電極を形成し、第１図に示す構造の
薄膜トランジスタを製造した。このようにして製
造した薄膜トランジスタ素子はゲート電圧VGが
10V以上にならないとオン抵抗が106Ω以下とな
らなかつた。これはゲート電極側の半導体層にし
かチヤンネル層が広がらないためである。
従来例 ２
ガラス基板上に第１のアルミゲート電極を形成
した後、第１の窒化シリコン層とアモルフアスシ
リコン層を同一真空系中で連続して形成し、続い
てソースドレイン電極を形成し、さらに第２の窒
化シリコン層を形成し続いて第２のアルミゲート
電極を形成し第２図に示す構造の薄膜トランジス
タを製造した。このようにして製造した薄膜トラ
ンジスタ素子は、50％程度の素子ではゲート電圧
VGが5Vでオン抵抗が106Ω以下となつたが残りの
50％程度の素子ではしきい値電圧がドリフトして
ゲート電圧VGが10V以上にならないとオン抵抗
が106Ω以下にならなかつた。これは、ダブルゲ
ート電極構造なのでチヤンネル層が半導体層に均
一に広がるが、半導体層と第２の絶縁体層とが同
一真空系中で連続して形成していないため半導体
層と第２の絶縁体層との界面に界面順位が多数発
生してしまうことに起因する。
した後、第１の窒化シリコン層とアモルフアスシ
リコン層を同一真空系中で連続して形成し、続い
てソースドレイン電極を形成し、さらに第２の窒
化シリコン層を形成し続いて第２のアルミゲート
電極を形成し第２図に示す構造の薄膜トランジス
タを製造した。このようにして製造した薄膜トラ
ンジスタ素子は、50％程度の素子ではゲート電圧
VGが5Vでオン抵抗が106Ω以下となつたが残りの
50％程度の素子ではしきい値電圧がドリフトして
ゲート電圧VGが10V以上にならないとオン抵抗
が106Ω以下にならなかつた。これは、ダブルゲ
ート電極構造なのでチヤンネル層が半導体層に均
一に広がるが、半導体層と第２の絶縁体層とが同
一真空系中で連続して形成していないため半導体
層と第２の絶縁体層との界面に界面順位が多数発
生してしまうことに起因する。
実施例
ガラス基板上に第１のアルミゲート電極を形成
した後、第１の窒化シリコン層と第１のアモルフ
アスシリコン層を同一真空系中で連続して形成
し、続いてソースドレイン電極を形成し、さらに
第２のアモルフアスシリコン層と第２の窒化シリ
コン層とを同一真空系中で連続して形成し、続い
て第２のアルミゲート電極を形成し第３図に示す
構造の膜薄トランジスタを製造した。このように
して製造した薄膜トランジスタ素子では、100％
の素子でゲート電圧VGが5Vでオン抵抗が106Ω以
下となつた。これは第１の半導体と第２の半導体
とを不連続に形成しても半導体と絶縁物との界面
のように多数の界面準位が発生しないことと、界
面準位が発生しても半導体層中なので影響が非常
に少ないためである。
した後、第１の窒化シリコン層と第１のアモルフ
アスシリコン層を同一真空系中で連続して形成
し、続いてソースドレイン電極を形成し、さらに
第２のアモルフアスシリコン層と第２の窒化シリ
コン層とを同一真空系中で連続して形成し、続い
て第２のアルミゲート電極を形成し第３図に示す
構造の膜薄トランジスタを製造した。このように
して製造した薄膜トランジスタ素子では、100％
の素子でゲート電圧VGが5Vでオン抵抗が106Ω以
下となつた。これは第１の半導体と第２の半導体
とを不連続に形成しても半導体と絶縁物との界面
のように多数の界面準位が発生しないことと、界
面準位が発生しても半導体層中なので影響が非常
に少ないためである。
このように本発明によれば、動作ゲート電圧が
低くかつトランジスタ特性にドリフトやヒステリ
シスのない信頼性の高いダブルゲート型薄膜トラ
ンジスタが実現される。
低くかつトランジスタ特性にドリフトやヒステリ
シスのない信頼性の高いダブルゲート型薄膜トラ
ンジスタが実現される。
第１図は従来の薄膜トランジスタの断面図、第
２図はさらに他の従来のダブルゲート型薄膜トラ
ンジスタの断面図、第３図は本発明のダブルゲー
ト型薄膜トランジスタの断面図である。 １……絶縁体基板、２……ゲート電極、３……
絶縁体層、４……半導体層、５……ソース電極、
６……ドレイン電極、７……第２の絶縁体層、８
……第２のゲート電極、９……第２の半導体層。
２図はさらに他の従来のダブルゲート型薄膜トラ
ンジスタの断面図、第３図は本発明のダブルゲー
ト型薄膜トランジスタの断面図である。 １……絶縁体基板、２……ゲート電極、３……
絶縁体層、４……半導体層、５……ソース電極、
６……ドレイン電極、７……第２の絶縁体層、８
……第２のゲート電極、９……第２の半導体層。
Claims (1)
- １ 絶縁基板上に設けられた第１のゲート電極と
該第１のゲート電極と絶縁基板上を覆うように設
けられた絶縁体層と該絶縁体層上に設けられた半
導体層と該半導体層上にソース電極、ドレイン電
極とを備えると共に、前記半導体層に連続し、前
記ソース電極およびドレイン電極を挟むように前
記ソース電極およびドレイン電極上に半導体層が
設けられ、かつ該半導体層上に設けられた絶縁体
層上の前記第１のゲート電極と対向する位置に第
２のゲート電極が設けられていることを特徴とす
るダブルゲート型薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3856183A JPS59163871A (ja) | 1983-03-09 | 1983-03-09 | ダブルゲ−ト型薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3856183A JPS59163871A (ja) | 1983-03-09 | 1983-03-09 | ダブルゲ−ト型薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59163871A JPS59163871A (ja) | 1984-09-14 |
| JPH0423834B2 true JPH0423834B2 (ja) | 1992-04-23 |
Family
ID=12528707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3856183A Granted JPS59163871A (ja) | 1983-03-09 | 1983-03-09 | ダブルゲ−ト型薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59163871A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2786628B2 (ja) * | 1987-10-15 | 1998-08-13 | シャープ株式会社 | 液晶パネルの電極構造 |
| JPH02109341A (ja) * | 1988-10-19 | 1990-04-23 | Fuji Xerox Co Ltd | 薄膜トランジスタの製造方法 |
| US5264724A (en) * | 1989-02-13 | 1993-11-23 | The University Of Arkansas | Silicon nitride for application as the gate dielectric in MOS devices |
| US4984041A (en) * | 1989-07-28 | 1991-01-08 | Xerox Corporation | High voltage thin film transistor with second control electrode |
| JP3255942B2 (ja) * | 1991-06-19 | 2002-02-12 | 株式会社半導体エネルギー研究所 | 逆スタガ薄膜トランジスタの作製方法 |
| CN106873273B (zh) * | 2017-02-23 | 2021-01-29 | 京东方科技集团股份有限公司 | 阵列基板及其分区驱动方法、显示模组和显示装置 |
-
1983
- 1983-03-09 JP JP3856183A patent/JPS59163871A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59163871A (ja) | 1984-09-14 |
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