JPH0451069B2 - - Google Patents
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- JPH0451069B2 JPH0451069B2 JP58047453A JP4745383A JPH0451069B2 JP H0451069 B2 JPH0451069 B2 JP H0451069B2 JP 58047453 A JP58047453 A JP 58047453A JP 4745383 A JP4745383 A JP 4745383A JP H0451069 B2 JPH0451069 B2 JP H0451069B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明はアモルフアスシリコン薄膜トランジス
タ、特にアモルフアスシリコン半導体層とソー
ス・ドレイン電極金属とのオーミツク接触を良く
するためのn+アモルフアスシリコン層を有する
アモルフアスシリコン薄膜トランジスタに関す
る。
タ、特にアモルフアスシリコン半導体層とソー
ス・ドレイン電極金属とのオーミツク接触を良く
するためのn+アモルフアスシリコン層を有する
アモルフアスシリコン薄膜トランジスタに関す
る。
従来アモルフアスシリコン半導体層とソース・
ドレイン電極金属とのオーミツク接触を良くする
のに、n+アモルフアスシリコン層を両者の間に
形成することが知られている。n+アモルフアス
シリコン層を用いた薄膜トランジスタとして、例
えば特公昭56−135968明細書記載のものがある。
これは第１図に示すようにアモルフアスシリコン
半導体層４、該半導体層４上に電気的な絶縁層３
を介して設けたゲート電極２、前記半導体層４の
清浄な表面に互いに離隔されて並列的に形成され
た第１のn+アモルフアスシリコン層５と第２の
n+アモルフアスシリコン層５′、第１のn+アモル
フアスシリコン層５上に形成されたソース電極
６、第22のn+アモルフアスシリコン層５′上に形
成されたドレイン電極６′とで構成されている。
このようにn+層を設けることによつてオン電流
が多くとれるようにしている。
ドレイン電極金属とのオーミツク接触を良くする
のに、n+アモルフアスシリコン層を両者の間に
形成することが知られている。n+アモルフアス
シリコン層を用いた薄膜トランジスタとして、例
えば特公昭56−135968明細書記載のものがある。
これは第１図に示すようにアモルフアスシリコン
半導体層４、該半導体層４上に電気的な絶縁層３
を介して設けたゲート電極２、前記半導体層４の
清浄な表面に互いに離隔されて並列的に形成され
た第１のn+アモルフアスシリコン層５と第２の
n+アモルフアスシリコン層５′、第１のn+アモル
フアスシリコン層５上に形成されたソース電極
６、第22のn+アモルフアスシリコン層５′上に形
成されたドレイン電極６′とで構成されている。
このようにn+層を設けることによつてオン電流
が多くとれるようにしている。
一方このようにして製造した薄膜トランジスタ
を液晶素子の駆動に用いる場合にはは、特定の安
定性や信頼性の向上のため第２図に示すようにア
モルフアスシリコン半導体層４上に更に絶縁膜７
をパツシベーシヨン膜として用いる必要がある。
しかしながら第１図の構造の薄膜トランジスタで
は、n+層５，５′がついているため半導体層４上
に更に絶縁膜７を形成した場合同一真空系中で半
導体層、絶縁膜を連続形成できない。このため半
導体層４とパツシベーシヨン用の絶縁膜７との界
面に界面準位が発生し、特性のドリフトや個々の
素子間でのバラツキが大きくなり信頼性が低下す
るという欠点があつた。
を液晶素子の駆動に用いる場合にはは、特定の安
定性や信頼性の向上のため第２図に示すようにア
モルフアスシリコン半導体層４上に更に絶縁膜７
をパツシベーシヨン膜として用いる必要がある。
しかしながら第１図の構造の薄膜トランジスタで
は、n+層５，５′がついているため半導体層４上
に更に絶縁膜７を形成した場合同一真空系中で半
導体層、絶縁膜を連続形成できない。このため半
導体層４とパツシベーシヨン用の絶縁膜７との界
面に界面準位が発生し、特性のドリフトや個々の
素子間でのバラツキが大きくなり信頼性が低下す
るという欠点があつた。
この問題は上述の逆スタガ構造のトランジスタ
に限らず、順スタガ構造のものでも同様である。
すなわちガラス基板とアモルフアスシリコン半導
体層の界面にも界面準位が発生する。
に限らず、順スタガ構造のものでも同様である。
すなわちガラス基板とアモルフアスシリコン半導
体層の界面にも界面準位が発生する。
本発明の目的は前記の欠点を除去し、オン電流
が多くとれしかも特性の安定性と信頼性の高い薄
膜トランジスタを提供することにある。
が多くとれしかも特性の安定性と信頼性の高い薄
膜トランジスタを提供することにある。
本発明によると少なくともゲート電極、絶縁体
層、アモルフアスシリコン半導体層、n+アモル
フアスシリコン層、ソース・ドレイン電極の順あ
るいはその逆の順に形成してなる薄膜トランジス
タにおいて、前記アモルフアスシリコン半導体層
を覆い且つ薄膜トランジスタのオフ抵抗が109Ω
以上になるようにn+アモルフアスシリコン半導
体層を形成することを特徴とするアモルフアスシ
リコン薄膜トランジスタが得られる。
層、アモルフアスシリコン半導体層、n+アモル
フアスシリコン層、ソース・ドレイン電極の順あ
るいはその逆の順に形成してなる薄膜トランジス
タにおいて、前記アモルフアスシリコン半導体層
を覆い且つ薄膜トランジスタのオフ抵抗が109Ω
以上になるようにn+アモルフアスシリコン半導
体層を形成することを特徴とするアモルフアスシ
リコン薄膜トランジスタが得られる。
この場合チヤンネル長Ｌが1μm〜100μm、チヤ
ンネル幅Ｗが10μm〜1000μm、チヤンネル幅のチ
ヤンネル長に対する比（Ｗ／Ｌ）が１〜100、n+
アモルフアスシリコン層の厚みが0.001〜0.1μmで
且つ比抵抗値が102〜105Ωcmの範囲にあることが
好ましい。
ンネル幅Ｗが10μm〜1000μm、チヤンネル幅のチ
ヤンネル長に対する比（Ｗ／Ｌ）が１〜100、n+
アモルフアスシリコン層の厚みが0.001〜0.1μmで
且つ比抵抗値が102〜105Ωcmの範囲にあることが
好ましい。
第３図は本発明の一実施例の断面図で、１は絶
縁基板、２はゲート電極、３はゲート絶縁膜、４
はアモルフアスシリコン半導体膜、５は前記アモ
ルフアスシリコン半導体層４を覆うよう且つオフ
抵抗が109Ω以上になるように形成したn+アモル
フアスシリコン層、６はソース電極、６′はドレ
イン電極である。
縁基板、２はゲート電極、３はゲート絶縁膜、４
はアモルフアスシリコン半導体膜、５は前記アモ
ルフアスシリコン半導体層４を覆うよう且つオフ
抵抗が109Ω以上になるように形成したn+アモル
フアスシリコン層、６はソース電極、６′はドレ
イン電極である。
本発明のアモルフアスシリコン薄膜トランジス
タによれば、ソース・ドレイン電極６，６′とア
モルフアスシリコン半導体層４との間にn+アモ
ルフアスシリコン層があるので、オーミツク接触
が良くなりオン電流が多く流れると同時に、半導
体層をn+層で覆つているためn+層がパツシベー
シヨン層として働く。
タによれば、ソース・ドレイン電極６，６′とア
モルフアスシリコン半導体層４との間にn+アモ
ルフアスシリコン層があるので、オーミツク接触
が良くなりオン電流が多く流れると同時に、半導
体層をn+層で覆つているためn+層がパツシベー
シヨン層として働く。
一方液晶のスイツチング素子として薄膜トラン
ジスタを用いる場合、オフ抵抗値として109Ω程
度必要であるが、液晶自体の抵抗を考えるとこれ
以上の抵抗をもつ必要はない。したがつてn+層
が半導体層を覆うように形成しても薄膜トランジ
スタのオフ抵抗を109Ω以上になるようにチヤン
ネル長、チヤンネル幅、n+層厚さおよびn+層の
比抵抗を決定すれば良い。
ジスタを用いる場合、オフ抵抗値として109Ω程
度必要であるが、液晶自体の抵抗を考えるとこれ
以上の抵抗をもつ必要はない。したがつてn+層
が半導体層を覆うように形成しても薄膜トランジ
スタのオフ抵抗を109Ω以上になるようにチヤン
ネル長、チヤンネル幅、n+層厚さおよびn+層の
比抵抗を決定すれば良い。
またn+層はアモルフアスシリコン半導体層の
パツシベーシヨンとして働くばかりでなく、n+
層上に更に絶縁膜をつけてもn+層と絶縁膜との
界面にはほとんど界面準位が生じない。したがつ
て液晶のスイツチング素子としてこの薄膜トラン
ジスタを使用するとき、液晶の配向膜用の絶縁層
をつけても薄膜トランジスタ特性に変化がない。
パツシベーシヨンとして働くばかりでなく、n+
層上に更に絶縁膜をつけてもn+層と絶縁膜との
界面にはほとんど界面準位が生じない。したがつ
て液晶のスイツチング素子としてこの薄膜トラン
ジスタを使用するとき、液晶の配向膜用の絶縁層
をつけても薄膜トランジスタ特性に変化がない。
第４図は本発明の第２の実施例の断面図で、ゲ
ート電極２、ゲート絶縁膜３、アモルフアスシリ
コン半導体膜４、n+アモルフアスシリコン膜５、
ソース・ドレイン電極の配置が第３図のものと逆
の配置になつているもので、第４図の構造にした
場合基板ガラス１とn+層５の界面での界面準位
が発生せず、またn+層５とアモルフアスシリコ
ン層４とは同一真空系中で連続形成できるので、
特性は第３図のものと変わりない。
ート電極２、ゲート絶縁膜３、アモルフアスシリ
コン半導体膜４、n+アモルフアスシリコン膜５、
ソース・ドレイン電極の配置が第３図のものと逆
の配置になつているもので、第４図の構造にした
場合基板ガラス１とn+層５の界面での界面準位
が発生せず、またn+層５とアモルフアスシリコ
ン層４とは同一真空系中で連続形成できるので、
特性は第３図のものと変わりない。
次に第３図に示すものの製造方法について説明
すると、絶縁ガラス基板１上にアルミニウムを蒸
着し、所定のフオトレジスト法によりパターニン
グしてりん酸系のエツチング液にてエツチングし
て幅20μmのアルミニウムゲート電極２を形成し
た。次に同一真空系中でグロー放電法により窒化
シリコンゲート絶縁膜３、アモルフアスシリコン
半導体膜４、n+アモルフアスシリコン膜５を
順々に積層して形成した。
すると、絶縁ガラス基板１上にアルミニウムを蒸
着し、所定のフオトレジスト法によりパターニン
グしてりん酸系のエツチング液にてエツチングし
て幅20μmのアルミニウムゲート電極２を形成し
た。次に同一真空系中でグロー放電法により窒化
シリコンゲート絶縁膜３、アモルフアスシリコン
半導体膜４、n+アモルフアスシリコン膜５を
順々に積層して形成した。
窒化シリコンゲート絶縁膜３の形成条件は放電
電力0.04W／cm2、圧力0.3torr、水素ベース10％シ
ランとアンモニアガスの混合ガスを100c.c.／分、
基板温度250℃とし、アモルフアスシリコン半導
体膜４の形成条件は、放電電力0.04W／cm2、圧力
0.3torr、水素ベース10％シラン100c.c.／分、基板
温度250℃とし、n+アモルフアスシリコン膜の形
成条件は、放電電力0.04W／cm2、圧力0.3torr、水
素ベース10％シランにシランに対するホスフイン
の割合が100ppmとした混合ガスを100c.c.／分、基
板温度250℃とした。n+層の比抵抗は104Ωcmであ
つた。膜厚は窒化シリコン0.3μm、アモルフアス
シリコン0.3μm、n+アモルフアスシリコン0.01μm
とした。
電力0.04W／cm2、圧力0.3torr、水素ベース10％シ
ランとアンモニアガスの混合ガスを100c.c.／分、
基板温度250℃とし、アモルフアスシリコン半導
体膜４の形成条件は、放電電力0.04W／cm2、圧力
0.3torr、水素ベース10％シラン100c.c.／分、基板
温度250℃とし、n+アモルフアスシリコン膜の形
成条件は、放電電力0.04W／cm2、圧力0.3torr、水
素ベース10％シランにシランに対するホスフイン
の割合が100ppmとした混合ガスを100c.c.／分、基
板温度250℃とした。n+層の比抵抗は104Ωcmであ
つた。膜厚は窒化シリコン0.3μm、アモルフアス
シリコン0.3μm、n+アモルフアスシリコン0.01μm
とした。
n+アモルフアスシリコン層およびアモルフア
スシリコン層を30μm×100μmのアイランド状に
ドライエツチングした。次にアルミニウムを蒸着
し所定のフオトレジスト法によりパターニングし
てリン酸系のエツチング液にてエツチングしてソ
ース電極６およびドレイン電極６′を形成した。
チヤンネル長は10μm、チヤンネル幅は100μmと
した。
スシリコン層を30μm×100μmのアイランド状に
ドライエツチングした。次にアルミニウムを蒸着
し所定のフオトレジスト法によりパターニングし
てリン酸系のエツチング液にてエツチングしてソ
ース電極６およびドレイン電極６′を形成した。
チヤンネル長は10μm、チヤンネル幅は100μmと
した。
以上のようにして製造したアモルフアスシリコ
ン薄膜トランジスタは、オフ抵抗（VG＝0V，VD
＝10V）109Ω、オン抵抗（VG＝10V，VD＝
110V）106Ωであつた。これは液晶のスイツチン
グ素子として十分な値である。一方この薄膜トラ
ンジスタを100×100素子に形成したところ、特性
にドリフトや各素子間での特性のバラツキがほと
んどなかつた。これは、n+層がオーミツク特性
を良くしているとともに、アモルフアスシリコン
半導体層のパツシベーシヨンにも役立つているた
めと考えられる。
ン薄膜トランジスタは、オフ抵抗（VG＝0V，VD
＝10V）109Ω、オン抵抗（VG＝10V，VD＝
110V）106Ωであつた。これは液晶のスイツチン
グ素子として十分な値である。一方この薄膜トラ
ンジスタを100×100素子に形成したところ、特性
にドリフトや各素子間での特性のバラツキがほと
んどなかつた。これは、n+層がオーミツク特性
を良くしているとともに、アモルフアスシリコン
半導体層のパツシベーシヨンにも役立つているた
めと考えられる。
本発明によれば、オン電流値が多くとれしか
も、特性の安定性と信頼性の高い薄膜トランジス
タを提供できる。
も、特性の安定性と信頼性の高い薄膜トランジス
タを提供できる。
第１図、第２図は従来のアモルフアスシリコン
薄膜トランジスタの断面図、第３図、第４図は本
発明によるアモルフアスシリコン薄膜トランジス
タの実施例の断面図である。 １……絶縁基板、２……ゲート電極、３……ゲ
ート絶縁膜、４……アモルフアスシリコン半導体
膜、５……n+アモルフアスシリコン膜、６……
ソース電極、６′……ドレイン電極。
薄膜トランジスタの断面図、第３図、第４図は本
発明によるアモルフアスシリコン薄膜トランジス
タの実施例の断面図である。 １……絶縁基板、２……ゲート電極、３……ゲ
ート絶縁膜、４……アモルフアスシリコン半導体
膜、５……n+アモルフアスシリコン膜、６……
ソース電極、６′……ドレイン電極。
Claims (1)
- １ ゲート電極、絶縁体層、アモルフアスシリコ
ン半導体層、n+アモルフアスシリコン層、ソー
ス・ドレイン電極の順あるいはその逆の順に形成
してなる薄膜トランジスタにおいて、前記アモル
フアスシリコン半導体層を覆うよう且つ薄膜トラ
ンジスタのオフ抵抗が109Ω以上になるようにn+
アモルフアスシリコン半導体層を形成することを
特徴とするアモルフアスシリコン薄膜トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58047453A JPS59172774A (ja) | 1983-03-22 | 1983-03-22 | アモルファスシリコン薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58047453A JPS59172774A (ja) | 1983-03-22 | 1983-03-22 | アモルファスシリコン薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59172774A JPS59172774A (ja) | 1984-09-29 |
| JPH0451069B2 true JPH0451069B2 (ja) | 1992-08-18 |
Family
ID=12775566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58047453A Granted JPS59172774A (ja) | 1983-03-22 | 1983-03-22 | アモルファスシリコン薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172774A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61284966A (ja) * | 1985-06-11 | 1986-12-15 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
| JPH0622244B2 (ja) * | 1985-10-04 | 1994-03-23 | ホシデン株式会社 | 薄膜トランジスタ及びその製造方法 |
| JPH0691258B2 (ja) * | 1986-03-31 | 1994-11-14 | セイコー電子工業株式会社 | 薄膜トランジスタ |
| JP2937318B2 (ja) * | 1988-02-25 | 1999-08-23 | 富士通株式会社 | アモルファスシリコン薄膜トランジスタ |
| JPH01241175A (ja) * | 1988-03-23 | 1989-09-26 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタの製造方法 |
| JPH06101563B2 (ja) * | 1988-07-19 | 1994-12-12 | 工業技術院長 | 薄膜電界効果トランジスタとその製造方法 |
| JPH07147414A (ja) * | 1994-04-04 | 1995-06-06 | Canon Inc | 薄膜トランジスタの製造法 |
| JP3082679B2 (ja) | 1996-08-29 | 2000-08-28 | 日本電気株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP2009105390A (ja) | 2007-10-05 | 2009-05-14 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
-
1983
- 1983-03-22 JP JP58047453A patent/JPS59172774A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59172774A (ja) | 1984-09-29 |
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