JPS63240074A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63240074A JPS63240074A JP7534987A JP7534987A JPS63240074A JP S63240074 A JPS63240074 A JP S63240074A JP 7534987 A JP7534987 A JP 7534987A JP 7534987 A JP7534987 A JP 7534987A JP S63240074 A JPS63240074 A JP S63240074A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置、特に電界効果型トランジスタ構造
の半導体装置に関する。
の半導体装置に関する。
（従来の技術）
半導体装１、例えば、砒化ガリウム（ＧａＡｓ ）を用
いたシ！１ヴトギ障壁型電界効果トランジスタ（以下１
ＭＥＮ−ＦＥＴ と称す）は、一般によく知られてい
るように、半絶縁性Ｇ ａ Ａ ｓ基板に形成されたＧ
ａＡｓ動作層（１層）ｔ−挾んでその両側に高濃度不純
物＊＜ｎ＋層）からなるソース、ドレイン領域を配する
と共に、ＧａＡｓ動作層上に耐熱性ゲート電極を形成し
てゲート端子を引出し、また、ソース、ドレイｙの各領
域上にもそれぞれ金属層を設けてそれぞれの引出［極と
する構造のものが製造され使用される。
いたシ！１ヴトギ障壁型電界効果トランジスタ（以下１
ＭＥＮ−ＦＥＴ と称す）は、一般によく知られてい
るように、半絶縁性Ｇ ａ Ａ ｓ基板に形成されたＧ
ａＡｓ動作層（１層）ｔ−挾んでその両側に高濃度不純
物＊＜ｎ＋層）からなるソース、ドレイン領域を配する
と共に、ＧａＡｓ動作層上に耐熱性ゲート電極を形成し
てゲート端子を引出し、また、ソース、ドレイｙの各領
域上にもそれぞれ金属層を設けてそれぞれの引出［極と
する構造のものが製造され使用される。
（発明が解決しようとする問題点）
しかし、かかる構造のＧａＡｓ−ＭＥＳＦＥＴは常に所
望のしきい値電圧をもつように安定して製造することが
きわめて難しく生産歩留まシが極めて低い。この原因の
一つは、化合物半導体上に形成された、例えば、ゲート
電極または絶縁膜などの薄膜の応力がピエゾ効果によっ
て化合物半導体内に圧電分極を発生させることにあると
考えられている。すなわち、この圧電分極が化合物半導
体内に設けられ九動作層に加わフ電荷を変化せしめるの
が原因してＰＥＴのしきい値電圧が変化するものと考え
られている。特に、ＧａＡｓのようなせん亜鉛構造では
、結晶に歪が加えられると分極が誘起され、その分極に
よシピエゾ電荷が発生することが知られているがＦＥＴ
の構造上からＧ ａ Ａ ８動作層上に形成さ詐たゲー
ト電極、及びこｎらの上に被着さｒる絶縁膜のエツジ近
傍では応力集中が生じ易いので、ピエゾ電荷はこの領域
で特に多く発生し、しきい値電圧ヲ菱化させることとな
る。このしきい値電圧の変化は短チャネルはど大きい傾
向を示すので微細素子の開発においては特に重要問題で
ある。特に集積回路に形成される際、異なるＭＥＳ−Ｐ
ＥＴがそれぞれのゲート幅乞ＧａＡｓい値電圧が異なっ
てしまう現象が発生する。従って、このことが集積回路
の集積ｉｔ−下げることとな９、また、高い応力の集中
現象そのものも機械的破壊につながるので信頼性の観点
からも問題視されている。
望のしきい値電圧をもつように安定して製造することが
きわめて難しく生産歩留まシが極めて低い。この原因の
一つは、化合物半導体上に形成された、例えば、ゲート
電極または絶縁膜などの薄膜の応力がピエゾ効果によっ
て化合物半導体内に圧電分極を発生させることにあると
考えられている。すなわち、この圧電分極が化合物半導
体内に設けられ九動作層に加わフ電荷を変化せしめるの
が原因してＰＥＴのしきい値電圧が変化するものと考え
られている。特に、ＧａＡｓのようなせん亜鉛構造では
、結晶に歪が加えられると分極が誘起され、その分極に
よシピエゾ電荷が発生することが知られているがＦＥＴ
の構造上からＧ ａ Ａ ８動作層上に形成さ詐たゲー
ト電極、及びこｎらの上に被着さｒる絶縁膜のエツジ近
傍では応力集中が生じ易いので、ピエゾ電荷はこの領域
で特に多く発生し、しきい値電圧ヲ菱化させることとな
る。このしきい値電圧の変化は短チャネルはど大きい傾
向を示すので微細素子の開発においては特に重要問題で
ある。特に集積回路に形成される際、異なるＭＥＳ−Ｐ
ＥＴがそれぞれのゲート幅乞ＧａＡｓい値電圧が異なっ
てしまう現象が発生する。従って、このことが集積回路
の集積ｉｔ−下げることとな９、また、高い応力の集中
現象そのものも機械的破壊につながるので信頼性の観点
からも問題視されている。
本発明の目的は、上記の問題点に鑑み、ゲート部のエツ
ジ近傍における応力集中を抑制し得るようにした電界効
果トランジスタ構造の半導体装置を提供することである
。
ジ近傍における応力集中を抑制し得るようにした電界効
果トランジスタ構造の半導体装置を提供することである
。
（問題点を解決する九めの手段）
本発明によれば、半導体動作層上に選択的に配置さｔ’
Ｌ几ゲート電極と、該半導体動作層及びゲート電極上全
面を被着する絶縁膜とを備える半導体装置は、前記ゲー
ト電極および絶縁膜がそれぞれ圧縮応力をもつ材料で形
成されることを含んで構成さ扛る。
Ｌ几ゲート電極と、該半導体動作層及びゲート電極上全
面を被着する絶縁膜とを備える半導体装置は、前記ゲー
ト電極および絶縁膜がそれぞれ圧縮応力をもつ材料で形
成されることを含んで構成さ扛る。
（作用）
実験の結果によｎば、ゲート電極とこｎ全取囲む絶縁膜
の材料をそｎぞれ圧縮応力をもつものに揃えた場合には
、ゲート部のエツジ゛近傍に２ける応力集中は有効に抑
制され圧電分極の発生によるしきい値電圧の偏移量が著
しく減少する。このしきい値電圧の偏移抑制の効果は基
板の結晶面が異なる場合でも全く同等であるので、（Ｏ
ＩＩＪ。
の材料をそｎぞれ圧縮応力をもつものに揃えた場合には
、ゲート部のエツジ゛近傍に２ける応力集中は有効に抑
制され圧電分極の発生によるしきい値電圧の偏移量が著
しく減少する。このしきい値電圧の偏移抑制の効果は基
板の結晶面が異なる場合でも全く同等であるので、（Ｏ
ＩＩＪ。
ＬＯＩＩＪ間に大′＠なしきい値電圧屋金生しることな
（ＦＥＴ＠形成せしめ得る。
（ＦＥＴ＠形成せしめ得る。
（実施例）
以下図面を参照して本発ｔ！Ａｅ詳細に説明する。
第１図は本発明の一実施例を示す７冒ツ°トキ障壁型電
界効果トランジスタ（ＭＥＳ−ＦＥＴ）の断面図でるる
。本実施例によれば％ＭＢ８−ＦＥＴは。
界効果トランジスタ（ＭＥＳ−ＦＥＴ）の断面図でるる
。本実施例によれば％ＭＢ８−ＦＥＴは。
半絶縁性ＧａＡｓ基板１と、高濃度不純物層（ｎ＋層）
のソースおよびドレインの層領域２および３と。
のソースおよびドレインの層領域２および３と。
ｕａＡｓ動作１８ （ｎ ／ｄ ） ４ ト、ソースオ
ヨヒトレインの各領域２′ｓ？よび３上の金属層５およ
び６と、タングステン・シリサイド（ＷＳ ｉ ）層か
らなるシ璽ットキーゲート７と、金属層５．６およびシ
曽ットキーゲート７上をそれぞれ杷縁被覆する圧縮応力
の絶縁膜８と、ソース、ドレインおよびゲートの谷取出
電極９．１０および１１とを含む。本実施例の構造はつ
ぎの手順によシ答易に製造することができる。
ヨヒトレインの各領域２′ｓ？よび３上の金属層５およ
び６と、タングステン・シリサイド（ＷＳ ｉ ）層か
らなるシ璽ットキーゲート７と、金属層５．６およびシ
曽ットキーゲート７上をそれぞれ杷縁被覆する圧縮応力
の絶縁膜８と、ソース、ドレインおよびゲートの谷取出
電極９．１０および１１とを含む。本実施例の構造はつ
ぎの手順によシ答易に製造することができる。
第２図（ａ）〜（ｄ）は上記実施例の製造工程順序図を
示すもので、先ず、第２図（ａｌに示すように、ＧａＡ
ｓの半絶縁性基板ｌの表面にＳｉイオンを５０Ｋｅ Ｖ
。
示すもので、先ず、第２図（ａｌに示すように、ＧａＡ
ｓの半絶縁性基板ｌの表面にＳｉイオンを５０Ｋｅ Ｖ
。
２ＸＩＯ１２ｃｍ”の条件でイオン注入し、更にＡｓ圧
雰囲気中で８０′０．２０分間のアニールを行いＧａｐ
Ａｓ Ｏｎ層領域４′を形成する。
雰囲気中で８０′０．２０分間のアニールを行いＧａｐ
Ａｓ Ｏｎ層領域４′を形成する。
次に、第２図（ｂ）に示すように、ｎ）ｔｉ領域４′金
覆うように半絶縁性基板１上にタングステンシリサイド
（ＷＳ ｉ ） ｆｔスパッタ法を用いて０．５μｍの
膜厚に堆積する。このときＷＳｉ膜は、２ＸｌＯ’ｄｙ
ｎ／ｃｍ”の圧縮応力を有していた。次に、通常のホト
グラフィ法と四フッ化炭素を用いたドライエツチング法
とによってＷＳｉ膜を所定の形にパターニングし、シ曹
ットキーゲート７を形成する。
覆うように半絶縁性基板１上にタングステンシリサイド
（ＷＳ ｉ ） ｆｔスパッタ法を用いて０．５μｍの
膜厚に堆積する。このときＷＳｉ膜は、２ＸｌＯ’ｄｙ
ｎ／ｃｍ”の圧縮応力を有していた。次に、通常のホト
グラフィ法と四フッ化炭素を用いたドライエツチング法
とによってＷＳｉ膜を所定の形にパターニングし、シ曹
ットキーゲート７を形成する。
続いて、第２図（Ｃ）に示すように、シ贈ットキーゲー
ト７ｔマスクにして、Ｓｉイオ７’ｔ１５０ＫｅＶ。
ト７ｔマスクにして、Ｓｉイオ７’ｔ１５０ＫｅＶ。
５Ｘ１０ ｃｍ の条件でイオン注入し、更にＡｓ
圧雰囲気中で７５０℃、２０分のアニールを行いｎ＋層
のソースおよびドレインの層領域２および３をそれぞれ
形成することで動作層４が同時に形成される。
圧雰囲気中で７５０℃、２０分のアニールを行いｎ＋層
のソースおよびドレインの層領域２および３をそれぞれ
形成することで動作層４が同時に形成される。
ａＺて、第２１１１（ｄｌに示すように、（ＡｕＧｅ−
Ｎｉ）、１°、 の金属層５および６か・らなるソース電極及びドレイン
電極をそれぞれ形成する。次に、絶縁膜として、スパッ
タ法を用いて、ｌＸｌ０ ｄｙｎ／ｃｍ の圧縮応
力を有する５ｉ０２膜８ｔ’０．５μｍ被着し、最後に
、ソース、ドレインおよびゲートの各取出電極９，１０
２よびｌ １ ’ｆｒ： （Ｔｉ−Ｐｔ−Ａｕ）から成
る金属膜で形成すｆＬは完成する。
Ｎｉ）、１°、 の金属層５および６か・らなるソース電極及びドレイン
電極をそれぞれ形成する。次に、絶縁膜として、スパッ
タ法を用いて、ｌＸｌ０ ｄｙｎ／ｃｍ の圧縮応
力を有する５ｉ０２膜８ｔ’０．５μｍ被着し、最後に
、ソース、ドレインおよびゲートの各取出電極９，１０
２よびｌ １ ’ｆｒ： （Ｔｉ−Ｐｔ−Ａｕ）から成
る金属膜で形成すｆＬは完成する。
ここで、比較の友め、５ｉＯｚ膜８の堆積時に、スパッ
タ雰囲気のアルゴンガス圧を変え、本実施例のものとは
反対に１Ｘｌｏ９ｄｙｎ／ｃｍ２の引り張シ応力を有す
る５ｉＵｚ膜を被着した構造のＦＥＴを製造し、両者の
しきい値電圧を（０１１）方向と（ＯＩＩＪ方向でそれ
ぞれ比較測定した。その結果は次表の通りである。
タ雰囲気のアルゴンガス圧を変え、本実施例のものとは
反対に１Ｘｌｏ９ｄｙｎ／ｃｍ２の引り張シ応力を有す
る５ｉＵｚ膜を被着した構造のＦＥＴを製造し、両者の
しきい値電圧を（０１１）方向と（ＯＩＩＪ方向でそれ
ぞれ比較測定した。その結果は次表の通りである。
表
木表より明らかなように、ゲート電極の応力と同じ符号
の圧縮応力を有する５ｉＵｚ膜を用いた本発明構造のＦ
ｇ Ｔでは、（Ｏｌｌ）方向と（ＯＸＩＪ方向でのし
きい値電圧Ｖ丁の違ｉは小さく、このことからゲートの
エツジ部での応力集中が小きくなっていることが確かめ
られた。
の圧縮応力を有する５ｉＵｚ膜を用いた本発明構造のＦ
ｇ Ｔでは、（Ｏｌｌ）方向と（ＯＸＩＪ方向でのし
きい値電圧Ｖ丁の違ｉは小さく、このことからゲートの
エツジ部での応力集中が小きくなっていることが確かめ
られた。
以上の説明でｔま、ゲート電極としてＶＶＳｉを用いた
が、例えばアルミニワム（Ａ１）など他の材料でも良い
。また、把緑膜も５ｉＵｚ以外にシリコン値化膜（Ｓｉ
Ｎ）などの材料でも良い。ｉた、ここでＩｄ、 Ｇ ａ
Ａ ｓから成る化合物半導体材料を用いて説明し友が
、他の牛尋体材料でも同様である。
が、例えばアルミニワム（Ａ１）など他の材料でも良い
。また、把緑膜も５ｉＵｚ以外にシリコン値化膜（Ｓｉ
Ｎ）などの材料でも良い。ｉた、ここでＩｄ、 Ｇ ａ
Ａ ｓから成る化合物半導体材料を用いて説明し友が
、他の牛尋体材料でも同様である。
（発明の幼果）
以上説明したように、本発明によればゲート電極エツジ
部近傍に発生する応力集中を小さくすることが出来、ピ
エゾ効果によるゲート・しきい値変化を有効に抑制でき
るので電界効果トランジスタの特性変動の防止に顕著な
る効果をめげることが可能である。
部近傍に発生する応力集中を小さくすることが出来、ピ
エゾ効果によるゲート・しきい値変化を有効に抑制でき
るので電界効果トランジスタの特性変動の防止に顕著な
る効果をめげることが可能である。
第１図は不発明の一実施例を示すシ瀾ットキ障壁型喧界
幼果トランジスタ（ＭＥＳ −ＦＥＴ）の断面図、第２
図（ａ）〜（ｄ）は上記実施例の製造工程順序図である
。 ｌ・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
ソース領域（ｎ ＋ 、１麺）、３・・・・・・ドレイ
ン領域（ｎ＋層）、４・・・・・・動作層（１層）、５
，６・・・・・・金属Ｍ（ソース。 ドレインの各電極）、７・・・・・・シ・・ト８−ト（
Ｆ／″゛、１
幼果トランジスタ（ＭＥＳ −ＦＥＴ）の断面図、第２
図（ａ）〜（ｄ）は上記実施例の製造工程順序図である
。 ｌ・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
ソース領域（ｎ ＋ 、１麺）、３・・・・・・ドレイ
ン領域（ｎ＋層）、４・・・・・・動作層（１層）、５
，６・・・・・・金属Ｍ（ソース。 ドレインの各電極）、７・・・・・・シ・・ト８−ト（
Ｆ／″゛、１
Claims (1)
- 半導体動作層上に選択的に配置されたゲート電極と、該
半導体動作層及びゲート電極上全面を被着する絶縁膜と
を備える半導体装置において、前記ゲート電極および絶
縁膜がそれぞれ圧縮応力をもつ材料で形成されることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7534987A JPS63240074A (ja) | 1987-03-27 | 1987-03-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7534987A JPS63240074A (ja) | 1987-03-27 | 1987-03-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63240074A true JPS63240074A (ja) | 1988-10-05 |
Family
ID=13573678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7534987A Pending JPS63240074A (ja) | 1987-03-27 | 1987-03-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63240074A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02257618A (ja) * | 1989-03-29 | 1990-10-18 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6181671A (ja) * | 1984-09-28 | 1986-04-25 | Fujitsu Ltd | 化合物半導体装置 |
| JPS61123187A (ja) * | 1984-11-09 | 1986-06-11 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1987
- 1987-03-27 JP JP7534987A patent/JPS63240074A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6181671A (ja) * | 1984-09-28 | 1986-04-25 | Fujitsu Ltd | 化合物半導体装置 |
| JPS61123187A (ja) * | 1984-11-09 | 1986-06-11 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02257618A (ja) * | 1989-03-29 | 1990-10-18 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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