JPS6215853A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6215853A JPS6215853A JP60154114A JP15411485A JPS6215853A JP S6215853 A JPS6215853 A JP S6215853A JP 60154114 A JP60154114 A JP 60154114A JP 15411485 A JP15411485 A JP 15411485A JP S6215853 A JPS6215853 A JP S6215853A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- substrate
- insulating layer
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特に半導体基板上に絶縁層を有
し、この絶縁層上に薄膜ＭＩＳトランジスタを有する半
導体装置に関するものである。
し、この絶縁層上に薄膜ＭＩＳトランジスタを有する半
導体装置に関するものである。
近年、絶縁層上に、結晶性の良い半導体層を形成する技
術が発展してきた。そのため、例えばシリコン基板の表
面にＳｉＯ２膜を形成し、その上に高性能の薄膜ＭＩＳ
トランジスタを形成すること等が可能となってきている
。
術が発展してきた。そのため、例えばシリコン基板の表
面にＳｉＯ２膜を形成し、その上に高性能の薄膜ＭＩＳ
トランジスタを形成すること等が可能となってきている
。
第３図に、このような従来の半導体装置の一例を示す。
この半導体装置は、Ｐ形基板１の表面に形成された絶縁
層２上に、薄膜ＮＭＩＳトランジスタ３（以下、ＴＦＮ
ＭＩ ＳＴと略す）と薄膜ＰＭＩＳトランジスタ４（以
下、ＴＦＰＭＩＳＴと略す）とが形成されている。
層２上に、薄膜ＮＭＩＳトランジスタ３（以下、ＴＦＮ
ＭＩ ＳＴと略す）と薄膜ＰＭＩＳトランジスタ４（以
下、ＴＦＰＭＩＳＴと略す）とが形成されている。
ＴＦＮＭＩＳＴ３は、Ｐ形基板領域５と、このＰ形基板
領域を挟んで形成されたＮ゛ソース領域６およびＮ＋ド
レイン領域７と、Ｐ基板領域５上に一般けられたゲート
酸化膜８と、このゲート酸化膜上に設けられたＮ＋アゲ
ート域９とから構成されている。
領域を挟んで形成されたＮ゛ソース領域６およびＮ＋ド
レイン領域７と、Ｐ基板領域５上に一般けられたゲート
酸化膜８と、このゲート酸化膜上に設けられたＮ＋アゲ
ート域９とから構成されている。
一方、ＴＦＰＭＩＳＴ４は、Ｎ形基板領域１０と、この
Ｎ形基板領域を挟んで形成されたＰ＋ドレイン領域１１
及びＰ＋ソース領域１２と、Ｎ形基板領域１０上に設け
られたゲート酸化膜１３と、このゲート酸化膜上に設け
られたＰ１ゲート領域１４とから構成されている。
Ｎ形基板領域を挟んで形成されたＰ＋ドレイン領域１１
及びＰ＋ソース領域１２と、Ｎ形基板領域１０上に設け
られたゲート酸化膜１３と、このゲート酸化膜上に設け
られたＰ１ゲート領域１４とから構成されている。
以上のような構造の半導体装置において、ＴＦＮＭＩＳ
Ｔ３とＴＦＰＭＩＳＴ４を１つの回路内で用いる場合を
考え、Ｐ形層板１に、ＴＦＮＭ ｌ５Ｔ３のＮ゛ソース
領域６と同電位、例えば、ＱＶを印加したとする。その
場合、ＴＦＰＭＩＳＴ４のＰ゛ソース領域１２には、電
源電圧、例えば１０■が印加される。Ｐ形層板１は、絶
縁層２を通して、ＴＦＮＭＩＳＴ３とＴＦＰＭＩＳＴ４
のゲートの役割も果す。そのため、Ｐ形層板１の電位が
０■の場合、ＴＦＮＭ Ｉ ＳＴ３は通常のバイアス条
件となっているためＴＦＮＭＩＳＴ３には影響しないが
、ＴＦＰＭ Ｉ ＳＴ４には、絶縁層２とＮ形基板領域
１０との界面をＰ形に反転させ、ＴＦＰＭ ｌ５Ｔ４を
誤動作させるようなバイアス条件となっている。
Ｔ３とＴＦＰＭＩＳＴ４を１つの回路内で用いる場合を
考え、Ｐ形層板１に、ＴＦＮＭ ｌ５Ｔ３のＮ゛ソース
領域６と同電位、例えば、ＱＶを印加したとする。その
場合、ＴＦＰＭＩＳＴ４のＰ゛ソース領域１２には、電
源電圧、例えば１０■が印加される。Ｐ形層板１は、絶
縁層２を通して、ＴＦＮＭＩＳＴ３とＴＦＰＭＩＳＴ４
のゲートの役割も果す。そのため、Ｐ形層板１の電位が
０■の場合、ＴＦＮＭ Ｉ ＳＴ３は通常のバイアス条
件となっているためＴＦＮＭＩＳＴ３には影響しないが
、ＴＦＰＭ Ｉ ＳＴ４には、絶縁層２とＮ形基板領域
１０との界面をＰ形に反転させ、ＴＦＰＭ ｌ５Ｔ４を
誤動作させるようなバイアス条件となっている。
絶縁層２とＮ形基板領域１０との界面が反転する）
ことは、常に発生するわけではないが、絶縁層２
の厚さが薄い場合や、電源電圧が高い場合には特に問題
となる。ＴＦＮＭＩＳＴ３にとっては、Ｐ形層板１の電
位はＮ゛ソース領域６の電位より低いことが、Ｐ形基板
領域５と絶縁層２との界面を反転させ”ない条件であり
、一方、ＴＦＰＭ Ｉ ＳＴ４にとっては、Ｐ形層板１
の電位はＰ′″ソース領域１２の電位より高いことが、
Ｎ形基板領域１０と絶縁層２との界面を反転させない条
件である。そのため、第３図の様な構造の半導体装置で
は、Ｐ形層板１にいかなる電位を与えても、ＴＦＮＭ
Ｉ ＳＴ３とＴＦＰＭＩＳＴ４の誤動作を同時に防ぐこ
とは不可能である。
ことは、常に発生するわけではないが、絶縁層２
の厚さが薄い場合や、電源電圧が高い場合には特に問題
となる。ＴＦＮＭＩＳＴ３にとっては、Ｐ形層板１の電
位はＮ゛ソース領域６の電位より低いことが、Ｐ形基板
領域５と絶縁層２との界面を反転させ”ない条件であり
、一方、ＴＦＰＭ Ｉ ＳＴ４にとっては、Ｐ形層板１
の電位はＰ′″ソース領域１２の電位より高いことが、
Ｎ形基板領域１０と絶縁層２との界面を反転させない条
件である。そのため、第３図の様な構造の半導体装置で
は、Ｐ形層板１にいかなる電位を与えても、ＴＦＮＭ
Ｉ ＳＴ３とＴＦＰＭＩＳＴ４の誤動作を同時に防ぐこ
とは不可能である。
本発明の目的は、基板と薄い厚さの絶縁層でしか分離さ
れていない場合や、高い電源電圧で動作させる場合にお
いても、誤動作しない薄膜ＭＩＳトランジスタを有する
半導体装置を提供することにある。
れていない場合や、高い電源電圧で動作させる場合にお
いても、誤動作しない薄膜ＭＩＳトランジスタを有する
半導体装置を提供することにある。
本発明は、第１導電形の基板上に絶縁層を介して設けら
れた第１導電形の薄膜ＭＩＳトランジスタを有する半導
体装置において、少なくとも、前記薄膜ＭＴＳトランジ
スタの基板領域直下の前記第１導電形の基板上に、前記
絶縁層を介して第２導電形の領域が設けられ、前記薄膜
ＭＩＳトランジスタのゲート領域と前記第２導電形の領
域とを同一電位に設定することを特徴としている。
れた第１導電形の薄膜ＭＩＳトランジスタを有する半導
体装置において、少なくとも、前記薄膜ＭＴＳトランジ
スタの基板領域直下の前記第１導電形の基板上に、前記
絶縁層を介して第２導電形の領域が設けられ、前記薄膜
ＭＩＳトランジスタのゲート領域と前記第２導電形の領
域とを同一電位に設定することを特徴としている。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示す断面図である。本実
施例では、第１導電形としてＰ形を、第２導電形として
Ｎ形を例にとっている。この半導体装置は、第３図の構
造を持つ半導体装置において、ＴＦＰＭＩＳＴ４のＮ形
基板領域１０の直下のＰ形基板１内に絶縁層２を介して
本発明によるＮ影領域１５を設けている。
施例では、第１導電形としてＰ形を、第２導電形として
Ｎ形を例にとっている。この半導体装置は、第３図の構
造を持つ半導体装置において、ＴＦＰＭＩＳＴ４のＮ形
基板領域１０の直下のＰ形基板１内に絶縁層２を介して
本発明によるＮ影領域１５を設けている。
このような構造の半導体装置では、Ｐ形層板１は、Ｔ’
ＦＮＭＩＳＴ３のソース領域６と同電位、例えば０■に
設定することができる。一方、Ｎ影領域１５は、ＴＦＰ
ＭＩＳＴ４のゲート領域１４と同電位、すなわちＴＦＰ
ＭＩＳＴ４の動作状態に対応して、０■から電源電圧（
例えばｌ０Ｖ）の間の電位に設定される。その場合には
Ｎ影領域１５は、ＴＦＰＭＩＳＴ４がオンするときは、
基板領域１０と絶縁層２との界面も反転し、オンするよ
うにバイアスされる。また、ＴＦＰＭＩＳＴ４がオフす
るときは、基板領域１０と絶縁層２との界面もオフする
ようにバイアスされる。したがって、ＴＦＮＭＩＳＴ３
およびＴＦＰＭ Ｉ ＳＴ４共に誤動作を引き起こすこ
とはない。
ＦＮＭＩＳＴ３のソース領域６と同電位、例えば０■に
設定することができる。一方、Ｎ影領域１５は、ＴＦＰ
ＭＩＳＴ４のゲート領域１４と同電位、すなわちＴＦＰ
ＭＩＳＴ４の動作状態に対応して、０■から電源電圧（
例えばｌ０Ｖ）の間の電位に設定される。その場合には
Ｎ影領域１５は、ＴＦＰＭＩＳＴ４がオンするときは、
基板領域１０と絶縁層２との界面も反転し、オンするよ
うにバイアスされる。また、ＴＦＰＭＩＳＴ４がオフす
るときは、基板領域１０と絶縁層２との界面もオフする
ようにバイアスされる。したがって、ＴＦＮＭＩＳＴ３
およびＴＦＰＭ Ｉ ＳＴ４共に誤動作を引き起こすこ
とはない。
第２図は、本発明の他の実施例を示す断面図である。こ
の半導体装置は、Ｐ形基板２１中に形成されたＮＭＩＳ
トランジスタ（以下、ＮＭ Ｉ ＳＴと略す）２２と、
Ｐ形層板１の表面に設けられた絶縁層２３上に形成され
たＴＦＰＭＩＳＴ２４とを有している。
の半導体装置は、Ｐ形基板２１中に形成されたＮＭＩＳ
トランジスタ（以下、ＮＭ Ｉ ＳＴと略す）２２と、
Ｐ形層板１の表面に設けられた絶縁層２３上に形成され
たＴＦＰＭＩＳＴ２４とを有している。
ＮＭＩＳＴ２２のＮ＋ソース領域２５およびＮ＋ドレイ
ン領域２６は、Ｐ形基板２１内に形成され、これら領域
間のＰ形層板２１上にはゲート酸化膜２７が設けられζ
このゲート酸化膜上にはＮ＋アゲート域２８が設けられ
ている。
ン領域２６は、Ｐ形基板２１内に形成され、これら領域
間のＰ形層板２１上にはゲート酸化膜２７が設けられζ
このゲート酸化膜上にはＮ＋アゲート域２８が設けられ
ている。
一方、ＴＦＰＭＩＳＴ２４は、絶縁層２３上に、Ｎ形基
板領域２９と、このＮ形基板領域を挟んで形成されたＰ
＋ドレイン領域３０およびＰ＋ソース領域３１と、Ｎ形
基板領域２９上に設けられたゲート酸化膜３２と、この
ゲート酸化膜上に設けられたＰ゛アゲート域３３とから
構成されている。このＴＦＰＭＩＳＴ２４は、第１図の
実施例におけるＴＦＰＭＩＳＴ４と同一の構造のもので
ある。
板領域２９と、このＮ形基板領域を挟んで形成されたＰ
＋ドレイン領域３０およびＰ＋ソース領域３１と、Ｎ形
基板領域２９上に設けられたゲート酸化膜３２と、この
ゲート酸化膜上に設けられたＰ゛アゲート域３３とから
構成されている。このＴＦＰＭＩＳＴ２４は、第１図の
実施例におけるＴＦＰＭＩＳＴ４と同一の構造のもので
ある。
以上のような構造の半導体装置、すのわちＰ形の基板上
に絶縁膜を介して、Ｐ形の薄膜ＭＩＳトランジスタを有
し、かつ、この基板の一部にＮ形のＭＩＳトランジスタ
を有する半導体装置においても、本発明を実施すること
ができる。
に絶縁膜を介して、Ｐ形の薄膜ＭＩＳトランジスタを有
し、かつ、この基板の一部にＮ形のＭＩＳトランジスタ
を有する半導体装置においても、本発明を実施すること
ができる。
本実施例では、第１図の実施例と同様に、ＴＦＰＭＩＳ
Ｔ２４のＮ形基板領域２９の直下のＰ形基板１上に絶縁
層２３を介して本発明によるＮ影領域３４を設けている
。
Ｔ２４のＮ形基板領域２９の直下のＰ形基板１上に絶縁
層２３を介して本発明によるＮ影領域３４を設けている
。
このような構造の半導体装置では、Ｐ形層板２１は、Ｎ
ＭＩＳＴ２２のＮ＋ソース領域２５と同電位、例えばＯ
■に、Ｎ影領域３４は、ＴＦＰＭＩＳＴ２４のＰ＋ゲー
ト領域３３と同電位に設定できる。そのため、ＮＭＩＳ
Ｔ２２は通常のバイアス条件となっているため、誤動作
しない。加えて、ＴＦＰＭ Ｉ ５Ｔ２４のＮ形基板領
域２９と絶縁層２３の界面もＴＦＰＭ Ｉ Ｓ Ｔ２４
のオン、オフに従ってオン、オフされるからＴＦＰＭ
Ｉ ＳＴも誤動作することはない。
ＭＩＳＴ２２のＮ＋ソース領域２５と同電位、例えばＯ
■に、Ｎ影領域３４は、ＴＦＰＭＩＳＴ２４のＰ＋ゲー
ト領域３３と同電位に設定できる。そのため、ＮＭＩＳ
Ｔ２２は通常のバイアス条件となっているため、誤動作
しない。加えて、ＴＦＰＭ Ｉ ５Ｔ２４のＮ形基板領
域２９と絶縁層２３の界面もＴＦＰＭ Ｉ Ｓ Ｔ２４
のオン、オフに従ってオン、オフされるからＴＦＰＭ
Ｉ ＳＴも誤動作することはない。
以上２つの実施例では、第１導電形としてＰ形を、第２
導電形としてＮ形を例にとっているが。
導電形としてＮ形を例にとっているが。
第１導電形がＮ形であり、第２導電形がＰ形である半導
体装置も実現しうろことは明らかである。
体装置も実現しうろことは明らかである。
以上、詳細に説明したとおり、本発明によれば、上記の
構成により、基板と薄い絶縁層とでしか分離されていな
い薄膜ＭＩＳトランジスタや、高い電源電圧で動作させ
る薄膜ＭＩＳトランジスタにおいて、誤動作を生じない
薄膜ＭＩＳトランジスタを有する半導体装置が得られる
。
構成により、基板と薄い絶縁層とでしか分離されていな
い薄膜ＭＩＳトランジスタや、高い電源電圧で動作させ
る薄膜ＭＩＳトランジスタにおいて、誤動作を生じない
薄膜ＭＩＳトランジスタを有する半導体装置が得られる
。
第１図は、本発明の一実施例を示す断面図、第２図は、
本発明の別の実施例を示す断面図、第３図は、従来例を
示す断面図である。 １．２１・・・・・・・・・・・・・・・Ｐ形基板２．
２３・・・・・・・・・・・・・・・絶縁層３ ・・・
・・・・・・・・・・・・・・・・・・薄膜ＮＭＩＳト
ランジスタ４．２４・・・・・・・・・・・・・・・薄
膜ＰＭｒＳトランジスタ５・・・・・・・・・・・・・
・・・・・・・・Ｐ形基板領域６．２５・・・・・・・
・・・・・・・・Ｎ゛ソース領域７．２６・・・・・・
・・・・・・・・・Ｎ１ドレイン領域８ 、１３．２７
．３２・・・ゲート酸化膜９．２８・・・・・・・・・
・・・・・・Ｎ＋ゲート領域ｔｏ、２９・・・・・・・
・・・・・・・・Ｎ形基板領域１１．３０・・・・・・
・・・・・・・・・ Ｐ＋ドレイン領域１２．３１・・
・・・・・・・・・・・・・Ｐ゛ソース領域１４．３３
・・・・・・・・・・・・・・・Ｐ゛アゲート域１５．
３４・・・・・・・・・・・・・・・Ｎ影領域２２・・
・・・・・・・・・・・・・・・・・・・ＮＭＩＳトラ
ンジスタ代理人 弁理人 岩 佐 義 幸 ａ） − 一〇
本発明の別の実施例を示す断面図、第３図は、従来例を
示す断面図である。 １．２１・・・・・・・・・・・・・・・Ｐ形基板２．
２３・・・・・・・・・・・・・・・絶縁層３ ・・・
・・・・・・・・・・・・・・・・・・薄膜ＮＭＩＳト
ランジスタ４．２４・・・・・・・・・・・・・・・薄
膜ＰＭｒＳトランジスタ５・・・・・・・・・・・・・
・・・・・・・・Ｐ形基板領域６．２５・・・・・・・
・・・・・・・・Ｎ゛ソース領域７．２６・・・・・・
・・・・・・・・・Ｎ１ドレイン領域８ 、１３．２７
．３２・・・ゲート酸化膜９．２８・・・・・・・・・
・・・・・・Ｎ＋ゲート領域ｔｏ、２９・・・・・・・
・・・・・・・・Ｎ形基板領域１１．３０・・・・・・
・・・・・・・・・ Ｐ＋ドレイン領域１２．３１・・
・・・・・・・・・・・・・Ｐ゛ソース領域１４．３３
・・・・・・・・・・・・・・・Ｐ゛アゲート域１５．
３４・・・・・・・・・・・・・・・Ｎ影領域２２・・
・・・・・・・・・・・・・・・・・・・ＮＭＩＳトラ
ンジスタ代理人 弁理人 岩 佐 義 幸 ａ） − 一〇
Claims (1)
- （１）第１導電形の基板上に絶縁層を介して設けられた
第１導電形の薄膜ＭＩＳトランジスタを有する半導体装
置において、少なくとも、前記薄膜ＭＩＳトランジスタ
の基板領域直下の前記第１導電形の基板上に、前記絶縁
層を介して第２導電形の領域が設けられ、前記薄膜ＭＩ
Ｓトランジスタのゲート領域と前記第２導電形の領域と
を同一電位に設定することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60154114A JPS6215853A (ja) | 1985-07-15 | 1985-07-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60154114A JPS6215853A (ja) | 1985-07-15 | 1985-07-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6215853A true JPS6215853A (ja) | 1987-01-24 |
Family
ID=15577228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60154114A Pending JPS6215853A (ja) | 1985-07-15 | 1985-07-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6215853A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6120944A (ja) * | 1984-07-10 | 1986-01-29 | Fuji Photo Film Co Ltd | カラ−画像形成方法 |
| EP1829684A1 (en) | 2006-03-03 | 2007-09-05 | FUJIFILM Corporation | Curable composition, ink composition, inkjet-recording method, and planographic printing plate |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57180177A (en) * | 1981-04-30 | 1982-11-06 | Toshiba Corp | Semiconductor device |
-
1985
- 1985-07-15 JP JP60154114A patent/JPS6215853A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57180177A (en) * | 1981-04-30 | 1982-11-06 | Toshiba Corp | Semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6120944A (ja) * | 1984-07-10 | 1986-01-29 | Fuji Photo Film Co Ltd | カラ−画像形成方法 |
| EP1829684A1 (en) | 2006-03-03 | 2007-09-05 | FUJIFILM Corporation | Curable composition, ink composition, inkjet-recording method, and planographic printing plate |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002033399A (ja) | 半導体集積回路及びその製造方法 | |
| JPS6043693B2 (ja) | 駆動回路 | |
| JPH0382151A (ja) | Ｍｏｓ型半導体集積回路 | |
| JPS6215853A (ja) | 半導体装置 | |
| US5534722A (en) | Insulator substrate for a light valve device having an electrostatic protection region | |
| JPH0653497A (ja) | 入出力保護回路を備えた半導体装置 | |
| JP2866888B2 (ja) | 薄膜トランジスタ | |
| JPS6215852A (ja) | 半導体装置 | |
| JPS5937858B2 (ja) | 半導体装置およびその製法 | |
| JPH01309367A (ja) | 半導体装置 | |
| JP2635577B2 (ja) | 半導体装置 | |
| JPS61251064A (ja) | 半導体集積回路 | |
| JPS63160241A (ja) | スタンダ−ドセル方式の半導体集積回路 | |
| JPH0144023B2 (ja) | ||
| JPS61283157A (ja) | Ｃｍｏｓ半導体集積回路装置 | |
| JPS6085623A (ja) | Ｃｍｏｓ集積回路装置 | |
| JPH02208967A (ja) | 半導体集積回路 | |
| JPS6012787B2 (ja) | 集積回路装置 | |
| JPH09321149A (ja) | 入出力保護回路を有する半導体装置 | |
| JPH0656878B2 (ja) | Ｃｍｏｓ半導体装置の製造方法 | |
| JPS62254458A (ja) | 半導体装置 | |
| JPH062275Y2 (ja) | 半導体装置 | |
| JPH02214164A (ja) | 入力保護回路を備えたｍｏｓｆｅｔ | |
| JPH04137556A (ja) | 半導体装置 | |
| JPH04302465A (ja) | Ｃｍｏｓ集積回路 |