JPS61251064A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS61251064A JPS61251064A JP60091184A JP9118485A JPS61251064A JP S61251064 A JPS61251064 A JP S61251064A JP 60091184 A JP60091184 A JP 60091184A JP 9118485 A JP9118485 A JP 9118485A JP S61251064 A JPS61251064 A JP S61251064A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000003990 capacitor Substances 0.000 claims abstract description 54
- 230000005669 field effect Effects 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 abstract description 4
- 238000007254 oxidation reaction Methods 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 2
- 238000010030 laminating Methods 0.000 abstract 1
- 229920006268 silicone film Polymers 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は絶縁ゲート型電界効果トランジスタ（以下、Ｍ
ＯＳトランジスタと略称する）を集積形成してなる半導
体集積回路に係り、特に昇圧用キャパシタを持つインバ
ータ部分の改良に関する。
ＯＳトランジスタと略称する）を集積形成してなる半導
体集積回路に係り、特に昇圧用キャパシタを持つインバ
ータ部分の改良に関する。
ＭＯＳトランジスタを集積形成してなるＬＳＩにおいて
、プートストラップ回路は、ドライバ用ＭＯＳトランジ
スタ、負荷用ＭｏＳトランジスタおよび出力端子と負荷
用ＭＯＳトランジスタのゲートとの間に設けられた昇圧
用キャパシタを含むインバータにより構成される。この
様なプートストラップ回路は例えば、ダイナミックＲＡ
Ｍのクロック・ジェネレータなどに広く用いられている
。
、プートストラップ回路は、ドライバ用ＭＯＳトランジ
スタ、負荷用ＭｏＳトランジスタおよび出力端子と負荷
用ＭＯＳトランジスタのゲートとの間に設けられた昇圧
用キャパシタを含むインバータにより構成される。この
様なプートストラップ回路は例えば、ダイナミックＲＡ
Ｍのクロック・ジェネレータなどに広く用いられている
。
第３図はこの様なプートストラップ回路の構成例を示す
。Ｑｌはドライバとなる第１のＭＯＳトランジスタ、Ｑ
２は負荷となる第２のＭｏ３ トランジスタであり、こ
れらにより基本インバータが構成されている。出力端子
ｖｏｕｔと負荷用ＭＯＳトランジスタＱ２のゲートとの
間には昇圧用キャパシタＣが設けられている。Ｑ３はプ
リチャージ用ＭＯ３トランジスタである。
。Ｑｌはドライバとなる第１のＭＯＳトランジスタ、Ｑ
２は負荷となる第２のＭｏ３ トランジスタであり、こ
れらにより基本インバータが構成されている。出力端子
ｖｏｕｔと負荷用ＭＯＳトランジスタＱ２のゲートとの
間には昇圧用キャパシタＣが設けられている。Ｑ３はプ
リチャージ用ＭＯ３トランジスタである。
このプートストラップ回路の動作原理を第４図を参照し
て説明する。入力端子Ｖｉｎが“Ｈｔｐレベルでかつク
ロックΦが“Ｈ″レベル間、キャパシタＣにはＭＯＳト
ランジスシス３を介して充電され、ＭＯＳトランジスシ
ス２のゲート（ノードＮ）の電位は■１弁Ｖｏ ｏ −
Ｖｔｈ （ＶｔｈはＱ３のしきい値電圧）になっている
。入力端子■ｉｎが“Ｈ′ルベルからＬ ９ｅレベルに
下がるとこれにほぼ同期してクロックΦが“Ｈｔｐレベ
ルから“Ｌ”レベルに下がり、ＭＯＳトランジスシス３
がオフとなってノードＮはフローティングになる。そし
て負荷用ＭＯＳトランジスタＱ２を介して出力端子ｖＯ
ｕｔは充電されるが、この電位上昇はキャパシタＣを介
してノードＮに伝達され、最終的にノードＮ４；ｔＶｏ
ｏより高Ｃ”Ｖ１＋ＶＤＤまで上昇し、出力端子Ｖｏｕ
ｔには負荷ＭＯＳトランジスタＱ２の電位降下がなくな
るため、ＶＤＤの“Ｈ９９レベルが得られる。こうして
このプートストラップ回路は、充分高い“Ｈ″レベル出
力得られるためノイズマージンの大きいものとなる。
て説明する。入力端子Ｖｉｎが“Ｈｔｐレベルでかつク
ロックΦが“Ｈ″レベル間、キャパシタＣにはＭＯＳト
ランジスシス３を介して充電され、ＭＯＳトランジスシ
ス２のゲート（ノードＮ）の電位は■１弁Ｖｏ ｏ −
Ｖｔｈ （ＶｔｈはＱ３のしきい値電圧）になっている
。入力端子■ｉｎが“Ｈ′ルベルからＬ ９ｅレベルに
下がるとこれにほぼ同期してクロックΦが“Ｈｔｐレベ
ルから“Ｌ”レベルに下がり、ＭＯＳトランジスシス３
がオフとなってノードＮはフローティングになる。そし
て負荷用ＭＯＳトランジスタＱ２を介して出力端子ｖＯ
ｕｔは充電されるが、この電位上昇はキャパシタＣを介
してノードＮに伝達され、最終的にノードＮ４；ｔＶｏ
ｏより高Ｃ”Ｖ１＋ＶＤＤまで上昇し、出力端子Ｖｏｕ
ｔには負荷ＭＯＳトランジスタＱ２の電位降下がなくな
るため、ＶＤＤの“Ｈ９９レベルが得られる。こうして
このプートストラップ回路は、充分高い“Ｈ″レベル出
力得られるためノイズマージンの大きいものとなる。
ところでこのようなプートストラップ回路のキャパシタ
Ｃは、集積回路内において通常ＭＯＳキャパシタとして
構成される。従ってこのＭＯＳキ −ヤバシタの占有量
積分だけ、通常のインバータよ、り占有面積が大きくな
り、このことが集積回路のより一層の高集積化の妨げと
なっている。
Ｃは、集積回路内において通常ＭＯＳキャパシタとして
構成される。従ってこのＭＯＳキ −ヤバシタの占有量
積分だけ、通常のインバータよ、り占有面積が大きくな
り、このことが集積回路のより一層の高集積化の妨げと
なっている。
本発明は上記した点に鑑みなされたもので、プートスト
ラップ回路の占有面積を小さくして高集積化を図った半
導体集積回路を提供することを目的とする。
ラップ回路の占有面積を小さくして高集積化を図った半
導体集積回路を提供することを目的とする。
本発明は、ドライバ用の第１のＭＯＳトランジスタと負
荷用の第２のＭＯＳトランジスタ、および昇圧用キャパ
シタを含むインバータ、即ちプートストラップ回路を集
積回路内に構成するに当たって、第２のＭＯＳトランジ
スタのゲート電極を第１のキャパシタ電極とし、この上
に絶縁膜を介して第２のキャパシタ電極を積層してキャ
パシタを構成する。
荷用の第２のＭＯＳトランジスタ、および昇圧用キャパ
シタを含むインバータ、即ちプートストラップ回路を集
積回路内に構成するに当たって、第２のＭＯＳトランジ
スタのゲート電極を第１のキャパシタ電極とし、この上
に絶縁膜を介して第２のキャパシタ電極を積層してキャ
パシタを構成する。
本発明によれば、昇圧用キャパシタが負荷用の第２のＭ
ＯＳトランジスタのゲート領域上に重ねて形成されるた
め、プートストラップ回路の占有面積が従来より小さく
なり、プートストラップ回路を含む集積回路の高集積化
が図られる。また負荷用ＭＯＳトランジスタのゲート電
極がキャパシタの一方の電極を兼ねるため、キャパシタ
を積層するための製造工程は簡単である。
ＯＳトランジスタのゲート領域上に重ねて形成されるた
め、プートストラップ回路の占有面積が従来より小さく
なり、プートストラップ回路を含む集積回路の高集積化
が図られる。また負荷用ＭＯＳトランジスタのゲート電
極がキャパシタの一方の電極を兼ねるため、キャパシタ
を積層するための製造工程は簡単である。
以下本発明の詳細な説明する。
第１図は一実施例によるプートストラップ回路の構造、
即ち第４図の等゛両回路におけるドライバ用の第１のＭ
ＯＳトランジスシス１、負荷用の第２のＭＯＳトランジ
スシス２および昇圧用キャパシタＣの部分の構造である
。ｐ型３ｉ基板１のフィールド絶縁膜２で囲まれた領域
に熱酸化等による第１ゲート絶縁膜３１．３２を介して
ゲート電極４１．４２が形成され、また基板１にｎ＋型
層５１〜５２が形成されて、ドライバ用の第１のＭＯＳ
トランジスタと負荷用の第２のＭＯＳトランジスタが構
成されている。ゲート電極４１゜４２は第１層多結晶シ
リコン膜により形成され、ｎ＋型層５１〜５３はこれら
ゲート電極４１゜４２をマスクとしてイオン注入を行な
って形成ざれる。ｎ４型！！５１は接地電位Ｖ９９に接
続されるドライバ用の第１のＭＯＳトランジスタのソー
ス領域であり、ｎ“型層は出力端子ｖｏｕｔに接続され
るドライバ用の第１のＭＯＳトランジスタのドレイン領
域兼負荷用の第２のＭＯＳトランジスタのソース領域で
あり、ｎ４″型層５３は電源電位ＶＤＤに接続される負
荷用の第２のＭＯＳトランジスタのドレイン領域である
。このように構成された第１および第２のＭＯＳトラン
ジスタの内、負荷用の第２のＭＯＳトランジスタのゲー
ト電極４２は昇圧用キャパシタの第１のキャパシタ電極
を兼ねる。即ちこのゲート電極４２上に熱酸化等による
第２のゲート絶縁膜６を介して第２のキャパシタ電極７
が積層形成されている。第２のキャパシタ電極７はこの
実施例では第２１１多結晶シリコン膜により形成され、
これを出力端子ｙｏｕｔに接続されるｎ１型層５２に直
接コンタクトさせている。８はＣＶＤ酸化膜であり、こ
れにコンタクト孔を開けて金属配線としてＡｊ２配線９
１〜９３が形成されている。出力端子ｖｏｕｔに導かれ
るＡＪ２配線９２は第２のキャパシタ電極７にコンタク
トさせている。
即ち第４図の等゛両回路におけるドライバ用の第１のＭ
ＯＳトランジスシス１、負荷用の第２のＭＯＳトランジ
スシス２および昇圧用キャパシタＣの部分の構造である
。ｐ型３ｉ基板１のフィールド絶縁膜２で囲まれた領域
に熱酸化等による第１ゲート絶縁膜３１．３２を介して
ゲート電極４１．４２が形成され、また基板１にｎ＋型
層５１〜５２が形成されて、ドライバ用の第１のＭＯＳ
トランジスタと負荷用の第２のＭＯＳトランジスタが構
成されている。ゲート電極４１゜４２は第１層多結晶シ
リコン膜により形成され、ｎ＋型層５１〜５３はこれら
ゲート電極４１゜４２をマスクとしてイオン注入を行な
って形成ざれる。ｎ４型！！５１は接地電位Ｖ９９に接
続されるドライバ用の第１のＭＯＳトランジスタのソー
ス領域であり、ｎ“型層は出力端子ｖｏｕｔに接続され
るドライバ用の第１のＭＯＳトランジスタのドレイン領
域兼負荷用の第２のＭＯＳトランジスタのソース領域で
あり、ｎ４″型層５３は電源電位ＶＤＤに接続される負
荷用の第２のＭＯＳトランジスタのドレイン領域である
。このように構成された第１および第２のＭＯＳトラン
ジスタの内、負荷用の第２のＭＯＳトランジスタのゲー
ト電極４２は昇圧用キャパシタの第１のキャパシタ電極
を兼ねる。即ちこのゲート電極４２上に熱酸化等による
第２のゲート絶縁膜６を介して第２のキャパシタ電極７
が積層形成されている。第２のキャパシタ電極７はこの
実施例では第２１１多結晶シリコン膜により形成され、
これを出力端子ｙｏｕｔに接続されるｎ１型層５２に直
接コンタクトさせている。８はＣＶＤ酸化膜であり、こ
れにコンタクト孔を開けて金属配線としてＡｊ２配線９
１〜９３が形成されている。出力端子ｖｏｕｔに導かれ
るＡＪ２配線９２は第２のキャパシタ電極７にコンタク
トさせている。
この実施例では、図から明らかなようにＭＯＳキャパシ
タが負荷用の第２のＭＯＳトランジスタのゲート領域上
に重ねて形成されているため、ブートストラップ回路の
占有面積が、昇圧用キャパシタのない通常のインバータ
と変らない小さいものとなっている。しかも第２のＭＯ
Ｓトランジスタのゲート電極がキャパシタ電極の一方を
兼ねているため、ＭＯＳキャパシタを重ねる製造工程は
簡単である。
タが負荷用の第２のＭＯＳトランジスタのゲート領域上
に重ねて形成されているため、ブートストラップ回路の
占有面積が、昇圧用キャパシタのない通常のインバータ
と変らない小さいものとなっている。しかも第２のＭＯ
Ｓトランジスタのゲート電極がキャパシタ電極の一方を
兼ねているため、ＭＯＳキャパシタを重ねる製造工程は
簡単である。
第２図は他の実施例のブートストラップ回路の構造を示
す。第１図と対応する部分には第１図と同じ符号を付し
て詳細な説明は省く。この実施例では、第２のキャパシ
タ電極７をｎ４型層５２にコンタクトさせず、出力端子
ｖｏｕｔに導かれるＡ２配線９２をｎ４型層５２に直接
コンタクトさせている。このＡｊ２配線９２は、図では
示していないが第２のキャパシタ電極７にもコンタクト
させる。これは第２のキャパシタ電極７をフィールド領
域上にまで延在させて、この延在部においてコンタクト
をとればよい。
す。第１図と対応する部分には第１図と同じ符号を付し
て詳細な説明は省く。この実施例では、第２のキャパシ
タ電極７をｎ４型層５２にコンタクトさせず、出力端子
ｖｏｕｔに導かれるＡ２配線９２をｎ４型層５２に直接
コンタクトさせている。このＡｊ２配線９２は、図では
示していないが第２のキャパシタ電極７にもコンタクト
させる。これは第２のキャパシタ電極７をフィールド領
域上にまで延在させて、この延在部においてコンタクト
をとればよい。
この実施例によっても先の実施例と同様の効果が得られ
る。また先の実施例では第２のキャパシタ電極７をｎ４
型層５２にコンタクトさせるための孔開は工程が必要で
あったが、この実施例の構造ではこの孔開は工程が不要
となり、工程数が一回少なくて済む。
る。また先の実施例では第２のキャパシタ電極７をｎ４
型層５２にコンタクトさせるための孔開は工程が必要で
あったが、この実施例の構造ではこの孔開は工程が不要
となり、工程数が一回少なくて済む。
第３図は更に他の実施例の構造を示す。この第３図にお
いても先の第１図あるいは第２図と対応する部分にそれ
らと同じ符号を付しである。この実施例では、二層の多
結晶シリコン膜を用いず、ｎ＋型層５２にコンタクトし
て出力端子ｖｏｕｔに導かれるへ２配線９２を第２のキ
ャパシタ電極７として用いて、これを第１のキャパシタ
電極であるゲート電極４２上にゲート絶縁膜６を介して
重ねたものである。
いても先の第１図あるいは第２図と対応する部分にそれ
らと同じ符号を付しである。この実施例では、二層の多
結晶シリコン膜を用いず、ｎ＋型層５２にコンタクトし
て出力端子ｖｏｕｔに導かれるへ２配線９２を第２のキ
ャパシタ電極７として用いて、これを第１のキャパシタ
電極であるゲート電極４２上にゲート絶縁膜６を介して
重ねたものである。
この実施例によっても先の各実施例と同様の効果が得ら
れる。またこの実施例では多結晶シリコン膜が一層のみ
であるため、製造工程が弄り簡単であり、歩留りや信頼
性の点でも有利である。
れる。またこの実施例では多結晶シリコン膜が一層のみ
であるため、製造工程が弄り簡単であり、歩留りや信頼
性の点でも有利である。
本発明は上記した実施例に限られるものではなく、その
趣旨を逸脱しない範囲で種々変形して実施することがで
きる。
趣旨を逸脱しない範囲で種々変形して実施することがで
きる。
第１図は本発明の一実施例のブートストラップ回路の要
部構造を示す図、第２図および第３図は他の実施例のブ
ートストラップ回路の要部構造を示す図、第４図はブー
トストラップ回路の回路構成例を示す図、第５図はその
回路動作を説明するための信号波形図である。 １・・・ｐ型３ｉ基板、２・・・フィールド絶縁膜、３
１．３２・・・第１ゲート絶縁膜、４１・・・ゲート電
゛橿（前筒１のキャパシタ電極）、４２・・・ゲート電
極、５１〜５３・・・ｎ＋型層、６・・・第２ゲート絶
縁膜、７・・・第２のキャパシタ電極、８・・・ＣＶＤ
酸化膜、９１〜９３・・・／ｌ配線、Ｑｌ・・・第１の
ＭＯＳトランジスタ（ドライバ用）、Ｑ２・・・第２の
ＭＯＳトランジスタ（負荷用）、Ｃ・・・昇圧用キャパ
シタ。 へ − 第４図 第５図
部構造を示す図、第２図および第３図は他の実施例のブ
ートストラップ回路の要部構造を示す図、第４図はブー
トストラップ回路の回路構成例を示す図、第５図はその
回路動作を説明するための信号波形図である。 １・・・ｐ型３ｉ基板、２・・・フィールド絶縁膜、３
１．３２・・・第１ゲート絶縁膜、４１・・・ゲート電
゛橿（前筒１のキャパシタ電極）、４２・・・ゲート電
極、５１〜５３・・・ｎ＋型層、６・・・第２ゲート絶
縁膜、７・・・第２のキャパシタ電極、８・・・ＣＶＤ
酸化膜、９１〜９３・・・／ｌ配線、Ｑｌ・・・第１の
ＭＯＳトランジスタ（ドライバ用）、Ｑ２・・・第２の
ＭＯＳトランジスタ（負荷用）、Ｃ・・・昇圧用キャパ
シタ。 へ − 第４図 第５図
Claims (4)
- （１）ドライバとなる第１の絶縁ゲート型電界効果トラ
ンジスタと、負荷となる第２の絶縁ゲート型電界効果ト
ランジスタと、出力端子と前記第２の絶縁ゲート型電界
効果トランジスタのゲートとの間に設けられたキャパシ
タとを備えたインバータを含む半導体集積回路において
、前記キャパシタは、前記第２の絶縁ゲート型電界効果
トランジスタのゲート電極を第１のキャパシタ電極とし
、この第１のキャパシタ電極上に絶縁膜を介して第２の
キャパシタ電極を積層して構成されていることを特徴と
する半導体集積回路。 - （２）第１のキャパシタ電極は第１層多結晶シリコン膜
により形成され、第２のキャパシタ電極は第２層多結晶
シリコン膜により形成されている特許請求の範囲第１項
記載の半導体集積回路。 - （３）第２のキャパシタ電極は第２の絶縁ゲート型電界
効果トランジスタのソース領域兼第２の絶縁ゲート型電
界効果トランジスタのドレイン領域にコンタクトし、出
力端子に導かれる金属配線は前記第２のキャパシタ電極
にコンタクトしている特許請求の範囲第１項記載の半導
体集積回路。 - （４）第１のキャパシタ電極は多結晶シリコン膜により
形成され、第２の絶縁ゲート型電界効果トランジスタの
ソース領域兼第２の絶縁ゲート型電界効果トランジスタ
のドレイン領域に接続されて出力端子に導かれる金属配
線が第２のキャパシタ電極を構成する特許請求の範囲第
１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091184A JPS61251064A (ja) | 1985-04-30 | 1985-04-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091184A JPS61251064A (ja) | 1985-04-30 | 1985-04-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61251064A true JPS61251064A (ja) | 1986-11-08 |
Family
ID=14019360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60091184A Pending JPS61251064A (ja) | 1985-04-30 | 1985-04-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61251064A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226755A (ja) * | 1989-02-28 | 1990-09-10 | Nec Corp | 半導体装置の製造方法 |
| US5045899A (en) * | 1989-12-01 | 1991-09-03 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory having stacked capacitor structure |
| US5736750A (en) * | 1993-01-18 | 1998-04-07 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
| US6040595A (en) * | 1998-03-13 | 2000-03-21 | Winbond Electronics Corp. | Structure of a non-destructive readout dynamic random access memory |
| CN112750899A (zh) * | 2019-10-31 | 2021-05-04 | 广东美的白色家电技术创新中心有限公司 | 一种半导体器件及其制备方法、电器设备 |
-
1985
- 1985-04-30 JP JP60091184A patent/JPS61251064A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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