JPH05218302A - オンチップ反結合キャパシタの構成方法 - Google Patents
オンチップ反結合キャパシタの構成方法Info
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- JPH05218302A JPH05218302A JP4291700A JP29170092A JPH05218302A JP H05218302 A JPH05218302 A JP H05218302A JP 4291700 A JP4291700 A JP 4291700A JP 29170092 A JP29170092 A JP 29170092A JP H05218302 A JPH05218302 A JP H05218302A
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【構成】 本発明はオンチップ反結合キャパシタ構成方
法に関する技術であり、半導体チップ１及びリードフレ
ーム４の各々にキャパシタ電極で利用してこの電極に供
給電源を印加することにより反結合キャパシタの容量を
増大させる。 【効果】 ＶDD変化による半導体チップ内のノイズ成分
△Ｖ値を抑制して、ＩＣの交流特性を向上できる。
法に関する技術であり、半導体チップ１及びリードフレ
ーム４の各々にキャパシタ電極で利用してこの電極に供
給電源を印加することにより反結合キャパシタの容量を
増大させる。 【効果】 ＶDD変化による半導体チップ内のノイズ成分
△Ｖ値を抑制して、ＩＣの交流特性を向上できる。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はオンチップ反結合キャパ
シタ（Ｏｎ−ｃｈｉｐ ｄｅｃｏｕｐｌｉｎｇ ｃａｐ
ａｃｔｉｔｏｒ）構成方法に関するもので、特にリード
フレーム及びチップその自体がそれぞれキャパシタ電極
となるようにして、反結合キャパシタ容量を極大化させ
るようにしたオンチップ反結合キャパシタ構成方法に関
するものである。
シタ（Ｏｎ−ｃｈｉｐ ｄｅｃｏｕｐｌｉｎｇ ｃａｐ
ａｃｔｉｔｏｒ）構成方法に関するもので、特にリード
フレーム及びチップその自体がそれぞれキャパシタ電極
となるようにして、反結合キャパシタ容量を極大化させ
るようにしたオンチップ反結合キャパシタ構成方法に関
するものである。
【０００２】なお、オンチップ反結合キャパシタでは、
半導体内部で発生するノイズ成分を除去するために半導
体チップの上部に形成されるキャパシタをいう。
半導体内部で発生するノイズ成分を除去するために半導
体チップの上部に形成されるキャパシタをいう。
【０００３】
【従来の技術と発明が解決しようとする課題】反結合キ
ャパシタは半導体チップの内部で発生するノイズ（Ｎｏ
ｉｓｅ）成分を除去させるため、半導体チップの上部に
ＭＯＳトランジスタの製造工程により形成されるが、ノ
イズ成分である△Ｖの値は、
ャパシタは半導体チップの内部で発生するノイズ（Ｎｏ
ｉｓｅ）成分を除去させるため、半導体チップの上部に
ＭＯＳトランジスタの製造工程により形成されるが、ノ
イズ成分である△Ｖの値は、
【数１】 となる。
【０００４】ここで ＶDD：供給電源 △Ｖ：ノイズ電圧 Ｃ ：半導体チップの全体キャパシタ ＣD ：オンチップ反結合キャパシタを示す。
【０００５】したがって、上記（１）で△Ｖを最小にす
るためにはＣD の値を大きくすれば良い。ＣD 値は、
るためにはＣD の値を大きくすれば良い。ＣD 値は、
【数２】 である。
【０００６】ここで εO ：真空中の誘電率 εOX ：誘電体の誘電率 ＤC 2 ：キャパシタ面積 Ｈ ：誘電体の厚さを示す。
【０００７】故に上記の式（２）でＣD を大きくするた
めにはＤC 2 を大きくしなければならない。
めにはＤC 2 を大きくしなければならない。
【０００８】従来のオンチップ反結合キャパシタは半導
体チップの上部面に構成されるので、半導体チップの大
きさが大きくなるとか半導体チップに余分の領域がない
ため、大きい容量のキャパシタを確保することができな
かった。
体チップの上部面に構成されるので、半導体チップの大
きさが大きくなるとか半導体チップに余分の領域がない
ため、大きい容量のキャパシタを確保することができな
かった。
【０００９】したがって、本発明は反結合キャパシタの
キャパシタ面積（ＤC 2 ）を大きくするため半導体チッ
プの裏面が反結合キャパシタの１個の電極とし、残余の
電極は半導体チップをパッケージング（Ｐａｃｋａｇｉ
ｎｇ）するために構成するリードフレーム（Ｌｅａｄ
Ｆｒａｍｅ）自体となるように反結合キャパシタ容量を
増大させることにより、上記した短所が解消できるオン
チップ反結合キャパシタ構成方法を提供することにその
目的がある。
キャパシタ面積（ＤC 2 ）を大きくするため半導体チッ
プの裏面が反結合キャパシタの１個の電極とし、残余の
電極は半導体チップをパッケージング（Ｐａｃｋａｇｉ
ｎｇ）するために構成するリードフレーム（Ｌｅａｄ
Ｆｒａｍｅ）自体となるように反結合キャパシタ容量を
増大させることにより、上記した短所が解消できるオン
チップ反結合キャパシタ構成方法を提供することにその
目的がある。
【００１０】
【課題を解決するための手段】本発明の請求項１のオン
チップ反結合キャパシタの構成方法は、半導体ＩＣの反
結合キャパシタの構成方法において、半導体チップ
（１，３）及びリードフレーム（２）の間に供給電圧を
印加して、それ自体がキャパシタに構成されるようにす
るものである。
チップ反結合キャパシタの構成方法は、半導体ＩＣの反
結合キャパシタの構成方法において、半導体チップ
（１，３）及びリードフレーム（２）の間に供給電圧を
印加して、それ自体がキャパシタに構成されるようにす
るものである。
【００１１】本発明の請求項２のオンチップ反結合キャ
パシタの構成方法は、請求項１記載の方法において、上
記半導体チップ（１，３）及びリードフレーム（２）の
間に誘電体を挿入して、キャパシタが構成されるように
するものである。
パシタの構成方法は、請求項１記載の方法において、上
記半導体チップ（１，３）及びリードフレーム（２）の
間に誘電体を挿入して、キャパシタが構成されるように
するものである。
【００１２】本発明の請求項３のオンチップ反結合キャ
パシタの構成方法は、請求項１記載の方法において、上
記半導体チップ（１）に使用された基板がＮ型基板であ
る場合、上記半導体チップ（１）にはポジティブ電圧が
供給されるようにし、上記リードフレーム（２）は接地
状態にしてキャパシタが構成されるようにするものであ
る。
パシタの構成方法は、請求項１記載の方法において、上
記半導体チップ（１）に使用された基板がＮ型基板であ
る場合、上記半導体チップ（１）にはポジティブ電圧が
供給されるようにし、上記リードフレーム（２）は接地
状態にしてキャパシタが構成されるようにするものであ
る。
【００１３】本発明の請求項４のオンチップ反結合キャ
パシタの構成方法は、請求項１記載の方法において、上
記半導体チップ（２）に使用された基板がＰ型基板であ
る場合、上記半導体チップ（１）は接地状態にし、上記
リードフレーム（２）はポジティブ電圧を印加してキャ
パシタが構成されるようにするものである。
パシタの構成方法は、請求項１記載の方法において、上
記半導体チップ（２）に使用された基板がＰ型基板であ
る場合、上記半導体チップ（１）は接地状態にし、上記
リードフレーム（２）はポジティブ電圧を印加してキャ
パシタが構成されるようにするものである。
【００１４】本発明の請求項５のオンチップ反結合キャ
パシタの構成方法は、請求項４記載の方法において、上
記半導体チップ（２）にネガティブバックバイアス電圧
を印加し、上記リードフレーム（２）にはポジティブ電
圧又は接地電圧を印加してキャパシタが構成されるよう
にするものである。
パシタの構成方法は、請求項４記載の方法において、上
記半導体チップ（２）にネガティブバックバイアス電圧
を印加し、上記リードフレーム（２）にはポジティブ電
圧又は接地電圧を印加してキャパシタが構成されるよう
にするものである。
【００１５】
【作 用】本発明のオンチップ反結合キャパシタ構成の
方法は、半導体チップ（１，３）及びリードフレーム
（２）間に供給電圧を印加してキャパシタが構成される
ようにすることを特徴とする。
方法は、半導体チップ（１，３）及びリードフレーム
（２）間に供給電圧を印加してキャパシタが構成される
ようにすることを特徴とする。
【００１６】
【実施例】以下、添付された図面を参照して本発明を詳
細に説明することにする。
細に説明することにする。
【００１７】図１はＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉ
ｒｃｕｉｔ）の概略的のＲＬＣ等価回路図で、ｔ＝φの
ときスイッチ（ＳＷ）がＯｎとなるならば、インダクタ
（Ｌ）両端に△Ｖが誘起される。このときインダクタ
（Ｌ）を通過したノード（ｎｏｄｅ）Ａの電圧はＶCC−
△Ｖとなり、ｔ＝φ以後ＣD （Ｄｅｃｏｕｐｌｉｎｇ
Ｃａｐａｃｉｔｏｒ）の電荷がＣ（半導体チップの全体
キャパシタ）に分配されることになる。したがって、
ｒｃｕｉｔ）の概略的のＲＬＣ等価回路図で、ｔ＝φの
ときスイッチ（ＳＷ）がＯｎとなるならば、インダクタ
（Ｌ）両端に△Ｖが誘起される。このときインダクタ
（Ｌ）を通過したノード（ｎｏｄｅ）Ａの電圧はＶCC−
△Ｖとなり、ｔ＝φ以後ＣD （Ｄｅｃｏｕｐｌｉｎｇ
Ｃａｐａｃｉｔｏｒ）の電荷がＣ（半導体チップの全体
キャパシタ）に分配されることになる。したがって、
【数３】 となる。
【００１８】万一、上記Ｃの容量が１０ｎＦでありオン
チップ反結合キャパシタの容量が０．１μＦであれば△
Ｖは次の通りである。
チップ反結合キャパシタの容量が０．１μＦであれば△
Ｖは次の通りである。
【００１９】
【数４】 である。
【００２０】故にノイズ成分である△Ｖはオンチップ反
結合キャパシタの容量が大きいほど小さくなる。したが
って、反結合キャパシタＣD を大きくするのが良い。Ｃ
D 値は前述の如く、
結合キャパシタの容量が大きいほど小さくなる。したが
って、反結合キャパシタＣD を大きくするのが良い。Ｃ
D 値は前述の如く、
【数５】 である。
【００２１】ここでＤC 2 はキャパシタの面積でありＨ
は誘電体の厚さで、εO は誘電体の誘電率である。故に
ＣD を大きくするためにはεO X を大きくするかＨを少
なく又はＤC 2 を大きくしなければならない。しかし、
ＨとεO X は工程により決定されるので半導体チップで
反結合キャパシタの容量を大きくするためには、ＤC 2
を大きくしなければならない。
は誘電体の厚さで、εO は誘電体の誘電率である。故に
ＣD を大きくするためにはεO X を大きくするかＨを少
なく又はＤC 2 を大きくしなければならない。しかし、
ＨとεO X は工程により決定されるので半導体チップで
反結合キャパシタの容量を大きくするためには、ＤC 2
を大きくしなければならない。
【００２２】本発明では従前と異なり半導体チップの裏
面に特別な製造工程の追加がなくキャパシタを形成させ
るＤC 2 を大きく確保するようにしたものである。基本
的の構成は図２及び図３と同じで誘電体は必要に応じて
選定するか接着剤自体を誘電体に使用しても良い。特別
に工程上注意しなくとも良いのだが、その理由は反結合
キャパシタはその絶対的の値が重要でないため工程が精
密であることが必要でなく、絶縁体（誘電体）の厚さや
形態も一定でなくともキャパシタは形成されるのであ
る。
面に特別な製造工程の追加がなくキャパシタを形成させ
るＤC 2 を大きく確保するようにしたものである。基本
的の構成は図２及び図３と同じで誘電体は必要に応じて
選定するか接着剤自体を誘電体に使用しても良い。特別
に工程上注意しなくとも良いのだが、その理由は反結合
キャパシタはその絶対的の値が重要でないため工程が精
密であることが必要でなく、絶縁体（誘電体）の厚さや
形態も一定でなくともキャパシタは形成されるのであ
る。
【００２３】前述の如く、オンチップ反結合キャパシタ
の大きさは半導体チップの全体キャパシタ容量の１０倍
程度なら、ノイズの成分である△Ｖ値がＶDD変化の１０
％内となるので、半導体チップの全体キャパシタ容量の
１０倍程度のオンチップ反結合キャパシタを形成させる
ならば、半導体チップの交流特性が良くなることにな
る。
の大きさは半導体チップの全体キャパシタ容量の１０倍
程度なら、ノイズの成分である△Ｖ値がＶDD変化の１０
％内となるので、半導体チップの全体キャパシタ容量の
１０倍程度のオンチップ反結合キャパシタを形成させる
ならば、半導体チップの交流特性が良くなることにな
る。
【００２４】図２は半導体チップがＮ型基板の場合で、
Ｎ型基板（１）はポジティブ電圧（Ｐｏｓｉｔｉｖｅ
Ｖｏｌｔａｇｅ）（ＶDD) を供給し、リードフレーム
（２）には接地（ＶSS）を連結させオンチップキャパシ
タが構成された場合であり、図３は半導体チップがＰ型
基板の場合で、Ｐ型基板（３）は接地（ＶSS）端子に連
結されるようにし、リードフレーム（２）はポジティブ
電圧（ＶDD) が供給されるようにオンチップキャパシタ
が構成された場合を各々図示したものである。
Ｎ型基板（１）はポジティブ電圧（Ｐｏｓｉｔｉｖｅ
Ｖｏｌｔａｇｅ）（ＶDD) を供給し、リードフレーム
（２）には接地（ＶSS）を連結させオンチップキャパシ
タが構成された場合であり、図３は半導体チップがＰ型
基板の場合で、Ｐ型基板（３）は接地（ＶSS）端子に連
結されるようにし、リードフレーム（２）はポジティブ
電圧（ＶDD) が供給されるようにオンチップキャパシタ
が構成された場合を各々図示したものである。
【００２５】ＤＲＡＭの場合の如くＰ型基板にＶBB（Ｎ
ｅｇａｔｉｖｅ Ｂａｃｋ Ｂｉａｓ）を加える場合に
はリードフレーム（２）にＶDDやＶSSを加えキャパシタ
を増加させＶDD変化によるＶBB変化を減少させて、間接
的にＶSS、ＶDDの間のキャパシタを増加させることがで
きる。
ｅｇａｔｉｖｅ Ｂａｃｋ Ｂｉａｓ）を加える場合に
はリードフレーム（２）にＶDDやＶSSを加えキャパシタ
を増加させＶDD変化によるＶBB変化を減少させて、間接
的にＶSS、ＶDDの間のキャパシタを増加させることがで
きる。
【００２６】即ち、本発明は半導体チップがキャパシタ
の一つの電極に作用し、リードフレームが残りの電極に
作用するので、誘電体を必要に応じて選定してリードフ
レームの上に誘電体を載せ半導体チップをボンディング
（ｂｏｎｄｉｎｇ）してパッケージングすれば、キャパ
シタが構成される。
の一つの電極に作用し、リードフレームが残りの電極に
作用するので、誘電体を必要に応じて選定してリードフ
レームの上に誘電体を載せ半導体チップをボンディング
（ｂｏｎｄｉｎｇ）してパッケージングすれば、キャパ
シタが構成される。
【００２７】したがって、必要に応じて誘電率が高い誘
電体を使用するとか、でなければ、特別の誘電体を使用
せずに非電導性のボンディング材料と半導体チップを接
着すれば、追加される工程なしにオンチップ反結合キャ
パシタの構成が可能である。
電体を使用するとか、でなければ、特別の誘電体を使用
せずに非電導性のボンディング材料と半導体チップを接
着すれば、追加される工程なしにオンチップ反結合キャ
パシタの構成が可能である。
【００２８】上述の如く本発明によれば、ＩＣ（Ｉｎｔ
ｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の種類に関係なく半
導体チップの裏面を利用、半導体チップの全体キャパシ
タ容量の１０倍ぐらいのキャパシタを構成し、ＶDD変化
による半導体チップ内のノイズ成分△Ｖ値を１０％以内
に抑制して全ての種類のＩＣにて交流特性を改善させる
ことができる。かつ、誘電体をボンディング材料で利用
すれば必要に応じてキャパシタ容量を調節することがで
き、ＴＡＢ（Ｔａｐｅ−ａｕｔｏｍａｔｅｄｂｏｎｄｉ
ｎｇ）技術を利用して半導体チップをボンディングすれ
ば容易にオンチップ反結合キャパシタを形成することの
できる卓越な効果がある。
ｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の種類に関係なく半
導体チップの裏面を利用、半導体チップの全体キャパシ
タ容量の１０倍ぐらいのキャパシタを構成し、ＶDD変化
による半導体チップ内のノイズ成分△Ｖ値を１０％以内
に抑制して全ての種類のＩＣにて交流特性を改善させる
ことができる。かつ、誘電体をボンディング材料で利用
すれば必要に応じてキャパシタ容量を調節することがで
き、ＴＡＢ（Ｔａｐｅ−ａｕｔｏｍａｔｅｄｂｏｎｄｉ
ｎｇ）技術を利用して半導体チップをボンディングすれ
ば容易にオンチップ反結合キャパシタを形成することの
できる卓越な効果がある。
【００２９】
【発明の効果】ＶDD変化による半導体チップ内のノイズ
成分△Ｖ値を抑制して、ＩＣの交流特性を向上できる。
成分△Ｖ値を抑制して、ＩＣの交流特性を向上できる。
【図１】ＩＣの概略的のＲＬＣ等価回路図。
【図２】本発明によるオンチップ反結合キャパシタ構成
図。
図。
【図３】同じく他の構成図。
１……Ｎ型半導体チップ ２……リードフレーム ３……Ｐ型半導体チップ ４……リード
Claims (5)
- 【請求項１】 半導体ＩＣの反結合キャパシタの構成方
法において、 半導体チップ（１，３）及びリードフレーム（２）の間
に供給電圧を印加して、それ自体がキャパシタに構成さ
れるようにすることを特徴とするオンチップ反結合キャ
パシタの構成方法。 - 【請求項２】 上記半導体チップ（１，３）及びリード
フレーム（２）の間に誘電体を挿入して、キャパシタが
構成されるようにすることを特徴とする請求項１記載の
オンチップ反結合キャパシタの構成方法。 - 【請求項３】 上記半導体チップ（１）に使用された基
板がＮ型基板である場合、上記半導体チップ（１）には
ポジティブ電圧が供給されるようにし、上記リードフレ
ーム（２）は接地状態にしてキャパシタが構成されるよ
うにすることを特徴とする請求項１記載のオンチップ反
結合キャパシタの構成方法。 - 【請求項４】 上記半導体チップ（２）に使用された基
板がＰ型基板である場合、上記半導体チップ（１）は接
地状態にし、上記リードフレーム（２）はポジティブ電
圧を印加してキャパシタが構成されるようにすることを
特徴とする請求項１記載のオンチップ反結合キャパシタ
の構成方法。 - 【請求項５】 上記半導体チップ（２）にネガティブバ
ックバイアス電圧を印加し、上記リードフレーム（２）
にはポジティブ電圧又は接地電圧を印加してキャパシタ
が構成されるようにすることを特徴とする請求項４記載
のオンチップ反結合キャパシタの構成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1991-19160 | 1991-10-30 | ||
| KR1019910019160A KR930008891A (ko) | 1991-10-30 | 1991-10-30 | 온-칩 디카플링 캐패시터 구성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218302A true JPH05218302A (ja) | 1993-08-27 |
Family
ID=19321983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4291700A Pending JPH05218302A (ja) | 1991-10-30 | 1992-10-29 | オンチップ反結合キャパシタの構成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5366931A (ja) |
| JP (1) | JPH05218302A (ja) |
| KR (1) | KR930008891A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007155670A (ja) * | 2005-12-08 | 2007-06-21 | Nec Corp | 電源ノイズ耐性検査回路及び電源ノイズ耐性検査方法 |
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|---|---|---|---|---|
| US5687109A (en) * | 1988-05-31 | 1997-11-11 | Micron Technology, Inc. | Integrated circuit module having on-chip surge capacitors |
| AU6900096A (en) * | 1995-09-29 | 1997-04-17 | Analog Devices, Inc. | Integrated circuit and supply decoupling capacitor therefor |
| US6285050B1 (en) | 1997-12-24 | 2001-09-04 | International Business Machines Corporation | Decoupling capacitor structure distributed above an integrated circuit and method for making same |
| US6222260B1 (en) | 1998-05-07 | 2001-04-24 | Vlsi Technology, Inc. | Integrated circuit device with integral decoupling capacitor |
| US6191479B1 (en) | 1999-02-13 | 2001-02-20 | Advanced Micro Devices, Inc. | Decoupling capacitor configuration for integrated circuit chip |
| US6424058B1 (en) * | 1999-11-27 | 2002-07-23 | International Business Machines Corporation | Testable on-chip capacity |
| US6599808B2 (en) * | 2001-09-12 | 2003-07-29 | Intel Corporation | Method and device for on-chip decoupling capacitor using nanostructures as bottom electrode |
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| US4410905A (en) * | 1981-08-14 | 1983-10-18 | Amp Incorporated | Power, ground and decoupling structure for chip carriers |
| US5179039A (en) * | 1988-02-05 | 1993-01-12 | Citizen Watch Co., Ltd. | Method of making a resin encapsulated pin grid array with integral heatsink |
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| DE69018846T2 (de) * | 1989-02-10 | 1995-08-24 | Fujitsu Ltd | Keramische Packung vom Halbleiteranordnungstyp und Verfahren zum Zusammensetzen derselben. |
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| US5148265A (en) * | 1990-09-24 | 1992-09-15 | Ist Associates, Inc. | Semiconductor chip assemblies with fan-in leads |
-
1991
- 1991-10-30 KR KR1019910019160A patent/KR930008891A/ko not_active Application Discontinuation
-
1992
- 1992-10-28 US US07/967,893 patent/US5366931A/en not_active Expired - Lifetime
- 1992-10-29 JP JP4291700A patent/JPH05218302A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007155670A (ja) * | 2005-12-08 | 2007-06-21 | Nec Corp | 電源ノイズ耐性検査回路及び電源ノイズ耐性検査方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5366931A (en) | 1994-11-22 |
| KR930008891A (ko) | 1993-05-22 |
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