JPH01198062A - 集積回路 - Google Patents
集積回路Info
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- JPH01198062A JPH01198062A JP2442488A JP2442488A JPH01198062A JP H01198062 A JPH01198062 A JP H01198062A JP 2442488 A JP2442488 A JP 2442488A JP 2442488 A JP2442488 A JP 2442488A JP H01198062 A JPH01198062 A JP H01198062A
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- JP
- Japan
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- silicon substrate
- integrated circuit
- lead frame
- power supply
- potential
- Prior art date
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- Pending
Links
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 30
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路に関し、特に電源間に挿入する容量
を有する集積回路に関するものである。
を有する集積回路に関するものである。
従来、集積回路において容量を必要とするとき、第４図
のようにシリコン基板上に容量を作り込んでいた。すな
わち、ゲート電極１０と低濃度Ｐ属領域１２との間に酸
化膜１１を介する事で容量を形成していた。
のようにシリコン基板上に容量を作り込んでいた。すな
わち、ゲート電極１０と低濃度Ｐ属領域１２との間に酸
化膜１１を介する事で容量を形成していた。
第４図のように構成された従来の集積回路において比較
的大容量を要する場合、シリコン基板上で大きな面積を
必要とし、そのため集積回路のチップ面積が大きくなる
という欠点を有していた。
的大容量を要する場合、シリコン基板上で大きな面積を
必要とし、そのため集積回路のチップ面積が大きくなる
という欠点を有していた。
本発明によれば、集積回路を構成するシリコン基板とこ
のシリコン基板な工種性または負極性の電位に固定する
手段とシリコン基板を搭載するリードフレームとこのリ
ードフレーム上にシリコン基板を絶縁性を保ち装着する
手段とリードフレームを前記シリコン基板と逆極性の電
位に固定する手段を有するコンデンサを含む集積回路が
得られる。
のシリコン基板な工種性または負極性の電位に固定する
手段とシリコン基板を搭載するリードフレームとこのリ
ードフレーム上にシリコン基板を絶縁性を保ち装着する
手段とリードフレームを前記シリコン基板と逆極性の電
位に固定する手段を有するコンデンサを含む集積回路が
得られる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示した斜視図であり、第２
図は第１図の断面図である。図において、シリコン基板
１とリードフレーム２は絶縁性を有する樹脂３たとえば
エポキシ樹脂を介して接着されている。ここでＮ型シリ
コン基板のときは、基板ｌは正極性の電位に接続される
。この接続は、通常の集積回路における基板電位を固定
するのと同様に実施できる。一方、リードフレーム２は
、銅などの金属より成っていて、負極性の電位に接続さ
れる。このとき、接着樹脂３の厚さをｔ Ｃｍ、］、シ
リコン基板１の面積をＡ Ｃ：ｍ”：ｌ、樹脂３の比誘
電率をε３とすると、シリコン基板１とリードフレーム
２間の容量Ｃは、 と表される。接着樹脂３の厚さを１０μｍ、シリコン基
板ｌの面積をｌＯ−、エポキシ樹脂の比誘電率を５とす
ると容量は４４ＰＦとなる。
図は第１図の断面図である。図において、シリコン基板
１とリードフレーム２は絶縁性を有する樹脂３たとえば
エポキシ樹脂を介して接着されている。ここでＮ型シリ
コン基板のときは、基板ｌは正極性の電位に接続される
。この接続は、通常の集積回路における基板電位を固定
するのと同様に実施できる。一方、リードフレーム２は
、銅などの金属より成っていて、負極性の電位に接続さ
れる。このとき、接着樹脂３の厚さをｔ Ｃｍ、］、シ
リコン基板１の面積をＡ Ｃ：ｍ”：ｌ、樹脂３の比誘
電率をε３とすると、シリコン基板１とリードフレーム
２間の容量Ｃは、 と表される。接着樹脂３の厚さを１０μｍ、シリコン基
板ｌの面積をｌＯ−、エポキシ樹脂の比誘電率を５とす
ると容量は４４ＰＦとなる。
通常の相補型集積回路において電源間に存在する容量は
、面積１０ｍｍ１のときおよそ１００ＰＦであるので本
発明による容量を付加すると約１．５倍となる。
、面積１０ｍｍ１のときおよそ１００ＰＦであるので本
発明による容量を付加すると約１．５倍となる。
また、Ｐ型シリコン基板を用いるときは、電源の極性が
逆になり、Ｐ型シリコン基板を負電源に、リードフレー
ムを正電源に接続する。
逆になり、Ｐ型シリコン基板を負電源に、リードフレー
ムを正電源に接続する。
第３図は、本発明の他の実施例を示す図である。
一つのリードフレームに複数のシリコン基板を搭゛載し
、電源が分割されていても第１図の実施例と同様の効果
が期待できる。
、電源が分割されていても第１図の実施例と同様の効果
が期待できる。
以上説明したように本発明によるシリコン基板とリード
フレーム間による容量を集積回路に付加することにより
、等測的に集積回路の電源間容量が増加する。このこと
は、電源ラインに乗る雑音を吸収できるので相補型集積
回路におけるラッチアップ耐量が向上することを意味す
る。また、電源のバイパスコンデンサとしても働くため
集積回路の過渡特性向上に効果がある。
フレーム間による容量を集積回路に付加することにより
、等測的に集積回路の電源間容量が増加する。このこと
は、電源ラインに乗る雑音を吸収できるので相補型集積
回路におけるラッチアップ耐量が向上することを意味す
る。また、電源のバイパスコンデンサとしても働くため
集積回路の過渡特性向上に効果がある。
第１図は本発明の一実施例の斜視図、第２図は、第１図
の断面図、第３図は本発明の他の実施例の斜視図、第４
図は従来の集積回路における容量の断面構造図である。 １・・・・・・シリコン基板、２・・・・・・リードフ
レーム、３・・・・・・接着樹脂、４・・・・・・負電
源電極、５・・・・・・正電源電極、６・・・・・・第
１のシリコン基板、７・・・・・・第２のシリコン基板
、８・・・・・・第１の正電源、９・・団・第２の正電
源、１０・・・・・・ゲート電極、１１・・・・・・酸
化膜、１２・・・・・・低−濃度Ｐ空領域、１３・・・
・・・Ｎ型シリコン基板、１４・・・・・・高濃度Ｐ空
領域。 代理人 弁理士 内 原 音 ５正霞源 讃Ｚ図
の断面図、第３図は本発明の他の実施例の斜視図、第４
図は従来の集積回路における容量の断面構造図である。 １・・・・・・シリコン基板、２・・・・・・リードフ
レーム、３・・・・・・接着樹脂、４・・・・・・負電
源電極、５・・・・・・正電源電極、６・・・・・・第
１のシリコン基板、７・・・・・・第２のシリコン基板
、８・・・・・・第１の正電源、９・・団・第２の正電
源、１０・・・・・・ゲート電極、１１・・・・・・酸
化膜、１２・・・・・・低−濃度Ｐ空領域、１３・・・
・・・Ｎ型シリコン基板、１４・・・・・・高濃度Ｐ空
領域。 代理人 弁理士 内 原 音 ５正霞源 讃Ｚ図
Claims (1)
- 集積回路を構成するシリコン基板と、このシリコン基
板を正または負の極性の電位に固定する手段と、該シリ
コン基板を搭載するリードフレームと、このリードフレ
ーム上に前記シリコン基板を固定する絶縁装着手段と、
前記リードフレームを前記シリコン基板と逆極性の電位
に固定する手段とを有するコンデンサを含むことを特徴
とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2442488A JPH01198062A (ja) | 1988-02-03 | 1988-02-03 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2442488A JPH01198062A (ja) | 1988-02-03 | 1988-02-03 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01198062A true JPH01198062A (ja) | 1989-08-09 |
Family
ID=12137772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2442488A Pending JPH01198062A (ja) | 1988-02-03 | 1988-02-03 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01198062A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218302A (ja) * | 1991-10-30 | 1993-08-27 | Hyundai Electron Ind Co Ltd | オンチップ反結合キャパシタの構成方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53102681A (en) * | 1977-02-18 | 1978-09-07 | Toshiba Corp | Stabilizing method for self substrate bias level |
| JPS61137354A (ja) * | 1984-12-10 | 1986-06-25 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS61242056A (ja) * | 1985-04-19 | 1986-10-28 | Nec Corp | 半導体集積回路装置 |
-
1988
- 1988-02-03 JP JP2442488A patent/JPH01198062A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53102681A (en) * | 1977-02-18 | 1978-09-07 | Toshiba Corp | Stabilizing method for self substrate bias level |
| JPS61137354A (ja) * | 1984-12-10 | 1986-06-25 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS61242056A (ja) * | 1985-04-19 | 1986-10-28 | Nec Corp | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218302A (ja) * | 1991-10-30 | 1993-08-27 | Hyundai Electron Ind Co Ltd | オンチップ反結合キャパシタの構成方法 |
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