JP2004342880A - 半導体装置 - Google Patents
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
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Abstract
【課題】表裏面に電極を有する半導体チップを積層して小型、軽量化した半導体装置を提供する。
【解決手段】一面に設けられた複数の第１電極と対向する他面に設けられた単一の第２電極を有する第１および第２の半導体チップ１４、２３と、前記第１の半導体チップ１４の第１電極１６，１７にそれぞれ固着された第１のリードフレーム１２、１３と、前記第１の半導体チップ１４とこの上に積層される前記第２の半導体チップ２３との間に配置されて、前記第１の半導体チップ１４の第２電極２１と前記第２の半導体チップ２３の第１電極２５、２６のうちの１つの電極２５に固着され、また前記第１電極２５，２６のうちの他の電極２６と前記第２電極２１との間に絶縁膜２２を介在させて固着された第２のリードフレーム１９、２０と、前記第２の半導体チップ２３の第２電極２９に固着された第３のリードフレーム２８と、これらを封止する樹脂３０とを有する。
【選択図】 図１
【解決手段】一面に設けられた複数の第１電極と対向する他面に設けられた単一の第２電極を有する第１および第２の半導体チップ１４、２３と、前記第１の半導体チップ１４の第１電極１６，１７にそれぞれ固着された第１のリードフレーム１２、１３と、前記第１の半導体チップ１４とこの上に積層される前記第２の半導体チップ２３との間に配置されて、前記第１の半導体チップ１４の第２電極２１と前記第２の半導体チップ２３の第１電極２５、２６のうちの１つの電極２５に固着され、また前記第１電極２５，２６のうちの他の電極２６と前記第２電極２１との間に絶縁膜２２を介在させて固着された第２のリードフレーム１９、２０と、前記第２の半導体チップ２３の第２電極２９に固着された第３のリードフレーム２８と、これらを封止する樹脂３０とを有する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体チップを積層した半導体装置に係わり、特に表裏面に電極を有する半導体チップを積層して小型、軽量化した半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体装置においては、装置の小型化、軽量化を目的として単一のパッケージ内に複数の半導体チップを積層状態に実装するものが多く開発されている。
【０００３】
従来、このような半導体装置としては、サイズの異なる半導体チップを能動面を上に向けた状態でサイズの大きい順に基板上に積み上げ、各半導体チップの電極をワイヤでリード端子に接続し、これら全体を樹脂でモールドして単一の半導体装置としているものがある（例えば、特許文献１参照。）。
【０００４】
この特許文献１に開示された半導体装置２００では、図１０に示すように、第１の半導体チップ２０１の能動面を上にしてリードフレーム２０２のダイ装着パッド（アイランドとも呼ばれる）２０３上に載置して接着剤２０４で固着し、その第１の半導体チップ２０１上にサイズの小さな第２の半導体チップ２０５の能動面を上にして載置し、接着剤２０６で固着している。
【０００５】
そして、第１の半導体チップ２０１および第２の半導体チップ２０５の電極２０７同士や電極２０７とリード端子２０９をワイヤ２０８でボンディング接続したのち、これら全体を樹脂２１０でモールドしてデュアルインラインパッケージ（ＤＩＰ）型の半導体装置としている。
【０００６】
しかしながら、この特許文献１に開示された半導体装置では、ワイヤボンディングを接続手段に用いているため半導体装置のパッケージ厚（部品実装高さ）が大きくなり、またワイヤ同士の接触を避けるためのワイヤの引き廻しにより実装面積が余分に必要になる等の問題がある。
【０００７】
更に、ワイヤボンディング接続のための領域を必要とする分だけ上側の第１の半導体チップを下側の第２の半導体チップより小さくする必要がある。そのため上側の第２の半導体チップの面積が狭くなり、半導体チップを積層できる数にも自ずと限界がある。
【０００８】
また、大電流を流す半導体チップではワイヤが熱で断線する恐れがあるため大電力用の半導体装置には適さない。
【０００９】
一方、表裏面に電極接続パッドと電極配線パターンを有するキャリア基板に半導体チップがフェイスダウンボンディングで実装され、これら全体を樹脂でモールドして単一の半導体装置としているものがある（例えば、特許文献２参照。）。
【００１０】
この特許文献２に開示された半導体装置２１１では、図１１に示すように、この配線基板２１２はポリイミド樹脂からなる基板２１５と銅箔からなる配線パターン２１６とを積層した構造になっている。また、配線基板２１２の一端部において、第１のバンプ２１７ａ、２１７ｂを配線パターン２１６に接続するとともに、配線パターン２１６を挟んで互いに背向するように設けている。
【００１１】
さらに、配線基板２１２の他端部の第１のバンプ２１７ｂ側において、図示しない外部の電子部品や基板等と接続するための第２のバンプ２１９を配線パターン２１６に接続して設けている。
【００１２】
そして、配線基板２１２に対して半導体チップ２１３ａ、２１３ｂの能動面をそれぞれ配線基板２１２側に向けた状態で電極パッド２１８ａおよび２１８ｂとバンプ２１７ａおよびバンプ２１７ｂとをそれぞれ接続し、半導体チップ２１３ａ、２１３ｂ間に接着材２１４を充填している。
【００１３】
しかしながら、この特許文献２に開示された半導体装置では、異なるサイズの半導体チップや、ダイオードとトランジスタあるいはトランジスタとディジタルまたはアナログ集積回路のように機能の異なる半導体チップを積層することは難しいという問題がある。
【００１４】
【特許文献１】
特開平６−３７２５０号公報（６−７頁、図１）
【００１５】
【特許文献２】
特開２００１−７７２９９号公報（３−４頁、図１）
【００１６】
【発明が解決しようとする課題】
上述した、特許文献１および特許文献２に開示された単一のパッケージ内に複数の半導体チップを積層状態に実装した半導体装置においては、複数の表裏面に電極を有する半導体チップ同士や、ダイオードおよびディジタルまたはアナログ集積回路のように機能の異なる半導体チップとを積層することは難しいという問題がある。
【００１７】
本発明は、上記問題点を解決するためになされたもので、表裏面に電極を有する半導体チップ同士を容易に積層することが可能な構造を有する半導体装置を提供することを目的とする。
【００１８】
また、本発明は、サイズおよび機能の異なる半導体チップとを容易に積層することが可能な構造を有する半導体装置を提供することを別の目的とする。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置では、一面に設けられた複数の第１電極とこの一面と対向する他面に設けられた単一の第２電極を有する第１および第２の半導体チップと、前記第１の半導体チップの複数の第１電極にそれぞれ固着された複数の第１のリードフレームと、前記第１の半導体チップとこの上に同じ向きに載置される前記第２の半導体チップとの間にそれぞれ配置されて、前記第２の半導体チップの複数の第１電極のうちの一つの電極と前記第１の半導体チップの第２電極とに固着され、また前記第２の半導体チップの複数の第１電極のうちの他の電極と前記第１の半導体チップの第２電極との間に絶縁部材を介在させて固着された複数の第２のリードフレームと、前記第２の半導体チップの第２電極に固着された第３のリードフレームとを有することを特徴としている。
【００２０】
本発明によれば、表裏面に電極を有する半導体チップを容易に積層することができる。
【００２１】
また、本発明の別の目的を達成するために、一面に設けられた複数の第１電極とこの一面と対向する他面に設けられた単一の第２電極を有する第１の半導体チップと、一面に設けられた複数の第１電極とこの一面と対向する他面に設けられた単一の電極を有して前記第１の半導体チップとサイズの異なる第２の半導体チップと、前記第１の半導体チップの第２電極に固着された第１のリードフレームと、前記第１の半導体チップとこの上に同じ向きに載置される前記第２の半導体チップとの間にそれぞれ配置されて、前記第１の半導体チップの複数の第１電極のうちの一つの電極と前記第２の半導体チップの第２電極とに固着され、また前記第１の半導体チップの複数の第１電極のうちの他の電極に固着された複数の第２のリードフレームと、前記第２の半導体チップの複数の第１電極にそれぞれ固着された複数の第３のリードフレームとを有することを特徴としている。
【００２２】
本発明によれば、表裏面に電極を有してサイズの異なる半導体チップを容易に積層することができる。
【００２３】
更に、本発明の別の目的を達成するために、一面に設けられた複数の第１電極とこの一面と対向する他面に設けられた単一の第２電極を有する第１の半導体チップと、一面に設けられた単一の第１電極とこの一面と対向する他面に設けられた単一の第２電極を有する第２の半導体チップと、前記第１の半導体チップの複数の第１電極にそれぞれ固着された複数の第１のリードフレームと、前記第１の半導体チップとこの上に載置される前記第２の半導体チップとの間に配置されて、前記第１の半導体チップの第２電極と前記第２の半導体チップの第１電極に固着された第２のリードフレームと、前記第２の半導体チップの第２電極に固着された第３のリードフレームとを有することを特徴としている。
【００２４】
本発明によれば、表裏面に電極を有して機能の異なる半導体チップを容易に積層することができる。
【００２５】
更に、また、本発明の別の目的を達成するために、一面に設けられた複数の第１電極とこの一面と対向する他面に設けられた単一の第２電極を有する第１の半導体チップと、一面に設けられた単一の第１電極とこの一面と対向する他面に設けられた単一の第２電極を有して前記第１の半導体チップとサイズの異なる第２の半導体チップと、前記第１の半導体チップの第２電極に固着された第１のリードフレームと、前記第１の半導体チップの複数の第１電極のうちの一つの電極に固着された第２のリードフレームと、前記第１の半導体チップの複数の第１電極のうちの他の電極と前記第２の半導体チップの第１電極とを直接接合して前記第１の半導体チップに載置された前記第２の半導体チップの第２電極に固着された第３のリードフレームとを有することを特徴としている。
【００２６】
本発明によれば、表裏面に電極を有して機能およびサイズの異なる半導体チップを容易に積層することができる。
【００２７】
そして、本発明の別の目的を達成するために、一面に設けられた複数の第１電極とこの一面と対向する他面に設けられた単一の第２電極を有する第１の半導体チップと、一面に設けられた複数の第３電極を有して前記第１の半導体チップとサイズの異なる第２の半導体チップと、前記第１の半導体チップとこの上に第３の電極面を上にして載置される前記第２の半導体チップとの間に介在され、前記第１および第２の半導体チップを電気的に絶縁するための絶縁部材と、前記第１半導体チップの第２電極に固着された第１のリードフレームと、前記第１の半導体チップの複数の第１電極のうちの一つの電極と前記第２の半導体チップの複数の第３電極のうちの一つの電極とに跨って固着され、また前記第１の半導体チップの複数の第１電極のうちの他の電極に固着された複数の第２のリードフレームと、前記第２の半導体チップの複数の３電極のうちの他の電極に固着された第３のリードフレームとを有することを特徴としている。
【００２８】
本発明によれば、一面にのみ電極を有して機能およびサイズの異なる半導体チップを容易に積層することができる。
【００２９】
【発明の実施の形態】
以下本発明の半導体装置の実施の形態について、図面を参照しながら説明する。
【００３０】
（第１の実施の形態）
図１は本発明の第１の実施の形態に係わる半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図１（ｃ）はその等価回路を示す図である。
【００３１】
図に示すように、本実施の形態の半導体装置１１は、表裏面に電極を有した同じ極性の２つの半導体チップ、例えば表面に複数の電極、例えばゲート電極（Ｇ）とソース電極（Ｓ）および裏面に単一の電極、例えばドレイン電極（Ｄ）を有するｎチャンネル縦型絶縁ゲート電界効果トランジスタチップ（以下、単にｎ−ＭＯＳチップという）を積層し、第１のｎ−ＭＯＳチップのドレイン電極（Ｄ１）と第２のｎ−ＭＯＳチップのソース電極（Ｓ２）とを接合して直列に接続し、６ピンのＤＩＰ型パッケージに収納した場合の例である。
【００３２】
即ち、ニッケルまたは半田メッキされた銅製の第１のリードフレーム１２、１３上に第１のｎ−ＭＯＳチップ１４の第１電極面、例えば表側電極面１５を下向きにして載置し、ソース電極（Ｓ１）１６をリードフレーム１２のアイランド部１２ａに半田ボール１８により固着し、ゲート電極（Ｇ１）１７をリードフレーム１３のアイランド部１３ａに半田ボール１８により固着している。
【００３３】
また、ニッケルまたは半田メッキされた銅製の第２のリードフレーム１９、２０におけるリードフレーム１９のアイランド部１９ａを第１のｎ−ＭＯＳチップ１４の第２電極面、例えば裏側電極面のドレイン電極（Ｄ１）２１に導電性接着剤（図示せず）により固着し、同じくリードフレーム２０のアイランド部２０ａを絶縁部材、例えば絶縁膜２２を介して第１のｎ−ＭＯＳチップ１４のドレイン電極（Ｄ１）２１に固着している。このドレイン電極（Ｄ１）２１は、第２電極面の全面に形成されている。
【００３４】
この絶縁膜２２は、例えば蒸着法やスパッタリング法によってＳｉＯ２を予めリードフレーム２０のアイランド部２０ａにコーティングすることにより形成されるが、ドレイン電極（Ｄ１）２１に形成しておいても構わない。
【００３５】
さらに、第２のリードフレーム１９、２０上に第２のｎ−ＭＯＳチップ２３の第１電極面２４を下向きに載置し、ソース電極（Ｓ２）２５をリードフレーム１９のアイランド部１９ａに半田ボール２７により固着し、ゲート電極（Ｇ２）２６をリードフレーム２０のアイランド部２０ａに半田ボール２７により固着している。
【００３６】
これにより、第１のｎ−ＭＯＳチップ１４のドレイン電極（Ｄ１）２１と第２のｎ−ＭＯＳチップ２３のソース電極（Ｓ２）２５が第２のリードフレーム１９のアイランド部１９ａを介して電気的に接合され、且つ第２のリードフレーム１９を外部回路に接続するための外部端子としている。
【００３７】
また、ニッケルまたは半田メッキされた銅製の第３のリードフレーム２８のアイランド部２８ａを第２のｎ−ＭＯＳチップ２３の第２電極面のドレイン電極（Ｄ２）２９に導電性接着剤（図示せず）を用いて固着している。
【００３８】
そして、第１および第２のｎ−ＭＯＳチップ１４，２３と第１乃至第３のリードフレーム１２，１３，１９，２０，２８の固着部分とを樹脂３０でモールドして６ピンのＤＩＰ型の半導体装置１１としている。
【００３９】
そして、この半導体装置１１を等価回路で示すと、図１（ｃ）のように、第１のｎ−ＭＯＳチップ１４と第２のｎ−ＭＯＳチップ２３が直列接合され、第１のリードフレーム１２および１３がそれぞれソース端子Ｓ１およびゲート端子Ｇ１、第２のリードフレーム１９および２０がそれぞれドレイン端子Ｄ１兼ソース端子Ｓ２およびゲート端子Ｇ２、第３のリードフレーム２８がドレイン端子Ｄ２となる。
【００４０】
以上説明したように、本発明の第１の実施の形態の半導体装置では、第１のｎ−ＭＯＳチップ１４と第２のｎ−ＭＯＳチップ２３をソース電極を下向きにして積層配置し、第１のリードフレーム１２、１３を第１のｎ−ＭＯＳチップ１４のソース電極（Ｓ１）１６およびゲート電極（Ｇ１）１７側に配置し、第２のリードフレーム１９、２０を第１のｎ−ＭＯＳチップ１４と第２のｎ−ＭＯＳチップ２３間に配置し、第３のリードフレーム２６を第２のｎ−ＭＯＳチップ２３のドレイン電極（Ｄ２）２９側に配置して、各ｎ−ＭＯＳチップ１４、２３のソース１６，２５、ゲート１７，２６およびドレイン電極２１，２９とそれぞれ接続している。
【００４１】
これにより、表裏面に電極を有する半導体チップを容易に積層することが可能である。
【００４２】
ここで、上述した第１のｎ−ＭＯＳチップ１４と第２のｎ−ＭＯＳチップ２３は、それぞれｐチャンネル縦型絶縁ゲート電界効果トランジスタとしても構わない。
【００４３】
（第２の実施の形態）
図２は本発明の第２の実施の形態に係わる半導体装置を示す図で、図２（ａ）はその平面図、図２（ｂ）は図２（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図２（ｃ）はその等価回路を示す図である。本実施の形態において、上記第１の実施の形態と同一の構成部分には、同一符号を付して、その説明を省略する。
【００４４】
図に示すように、第２の実施の形態が第１の実施の形態と異なる点は、表裏面に電極を有した極性の異なる２つの半導体チップ、例えばｎ−ＭＯＳチップと表面にゲート電極（Ｇ）とソース電極（Ｓ）および裏面にドレイン電極（Ｄ）有するｐチャンネル縦型絶縁ゲート電界効果トランジスタ（以下、単にｐ−ＭＯＳチップという）を積層してドレイン電極同士を接続したことにある。
【００４５】
即ち、第２のリードフレーム１９のアイランド部１９ａの表裏両面に第１のｎ−ＭＯＳチップ１４および第２のｐ−ＭＯＳチップ２３の第２電極面をそれぞれ向け、且つドレイン電極（Ｄ１）２１、（Ｄ２）２９を導電性接着剤（図示せず）で固着している。
【００４６】
また、第２のｐ−ＭＯＳチップ２３のソース電極（Ｓ２）２５を第３のリードフレーム３１、３２のうちのリードフレーム３１のアイランド部３１ａに半田ボール２７により固着し、同じくゲート電極（Ｇ２）２６をリードフレーム３２のアイランド部３２ａに半田ボール２７により固着している。
【００４７】
そして、この半導体装置１１を等価回路で示すと、図２（ｃ）のように、第１のｎ−ＭＯＳチップ１４のドレイン電極（Ｄ１）２１と第２のｐ−ＭＯＳチップ２３のドレイン電極（Ｄ２）２９が接合され、第１のリードフレーム１２および１３がそれぞれソース端子Ｓ１およびゲート端子Ｇ１、第２のリードフレーム１９がドレイン端子Ｄ１兼ドレイン端子Ｄ２、第３のリードフレーム３１および３２がそれぞれソース端子Ｓ２およびゲート端子Ｇ２となる。
【００４８】
以上説明したように、本発明の第２の実施の形態の半導体装置では、第１のｎ−ＭＯＳチップ１４と第２のｐ−ＭＯＳチップ２３をドレイン電極を対向させて積層配置し、第１のリードフレーム１２、１３を第１のｎ−ＭＯＳチップ１４のソース電極（Ｓ１）１６およびゲート電極（Ｇ１）１７側に配置し、第２のリードフレーム１９を第１のｎ−ＭＯＳチップ１４と第２のｐ−ＭＯＳチップ２３間に配置し、第３のリードフレーム３１、３２を第２のｐ−ＭＯＳチップ２３のソース電極（Ｓ２）２５およびゲート電極（Ｇ２）２６側に配置して、ｎ−ＭＯＳチップ１４およびｐ−ＭＯＳチップ２３のソース（Ｓ１）１６、（Ｓ２）２５、ゲート（Ｇ１）１７，（Ｇ２）２６およびドレイン電極（Ｄ１）２１、（Ｄ２）２９とそれぞれ接続している。
【００４９】
これにより、表裏面に電極を有して極性の異なる半導体チップを容易に積層することが可能である。
【００５０】
（第３の実施の形態）
図３は本発明の第３の実施の形態に係わる半導体装置を示す図で、図３（ａ）はその平面図、図３（ｂ）は図３（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図３（ｃ）はその等価回路を示す図である。
【００５１】
図に示すように、本実施の形態の半導体装置４１は、表裏面に電極を有した極性およびサイズの異なる２つの半導体チップ、例えばｐ−ＭＯＳチップとそれよりサイズの小さなｎ−ＭＯＳチップを積層し、第１のｐ−ＭＯＳチップのゲート電極（Ｇ１）と第２のｎ−ＭＯＳチップのドレイン電極（Ｄ２）とを接合して直列に接続し、６ピンのＤＩＰ型パッケージに収納した場合の例である。
【００５２】
即ち、ニッケルまたは半田メッキされた銅製の第１のリードフレーム４２上に第１のｐ−ＭＯＳチップ４４の第１電極面、例えば表側電極面４５を上向きにして載置し、ドレイン電極（Ｄ１）４６をリードフレーム４２のアイランド部４２ａに導電性接着剤（図示せず）により固着している。このドレイン電極（Ｄ１）４６は、第２電極面の全面に形成されている。
【００５３】
また、ニッケルまたは半田メッキされた銅製の第２のリードフレーム４７、４８におけるリードフレーム４７のアイランド部４７ａを第１のｐ−ＭＯＳチップ４４のゲート電極（Ｇ１）４９に半田ボール５０により固着し、同じくリードフレーム４８のアイランド部４８ａを第１のｐ−ＭＯＳチップ４４のソース電極（Ｓ１）５１に半田ボール５０により固着している。
【００５４】
さらに、第２のリードフレーム４７上に第２のｎ−ＭＯＳチップ５２の第１電極面５３を上向きに載置し、ドレイン電極（Ｄ２）５４をリードフレーム４７のアイランド部４７ａに導電性接着剤（図示せず）により固着している。
【００５５】
これにより、第１のｐ−ＭＯＳチップ４４のゲート電極（Ｇ１）４９と第２のｎ−ＭＯＳチップ５２のドレイン電極（Ｄ２）５４が第２のリードフレーム４７のアイランド部４７ａを介して電気的に接合され、且つ第２のリードフレーム４７を外部回路に接続するための外部端子としている。
【００５６】
また、ニッケルまたは半田メッキされた銅製の第３のリードフレーム５５、５６におけるリードフレーム５５のアイランド部５５ａを第２のｎ−ＭＯＳチップ５２の第１電極面５３のゲート電極（Ｇ２）５７に半田ボール５８により固着し、同じくリードフレーム５６のアイランド部５６ａを第２のｎ−ＭＯＳチップ５２のソース電極（Ｓ２）５９に半田ボール５８により固着している。
【００５７】
そして、第１のｐ−ＭＯＳチップ４４および第２のｎ−ＭＯＳチップ５２と第１乃至第３のリードフレーム４２，４７，４８，５５，５６の固着部分とを樹脂６０でモールドして６ピンのＤＩＰ型の半導体装置４１としている。
【００５８】
そして、この半導体装置４１を等価回路で示すと図３（ｃ）のように、第１のｐ−ＭＯＳチップ４４のゲート電極（Ｇ１）４９と第２のｎ−ＭＯＳチップ５２のドレイン電極（Ｄ２）５４が接合され、第１のリードフレーム４２がドレイン端子Ｄ１、第２のリードフレーム４７および４８がゲート端子Ｇ１兼ドレイン端子Ｄ２およびソース端子Ｓ１、第３のリードフレーム５５、５６がゲート端子Ｇ２およびソース端子Ｓ２となる。
【００５９】
以上説明したように、本発明の第３の実施の形態の半導体装置では、第１のｐ−ＭＯＳチップ４４と第２のｎ−ＭＯＳチップ５２をソース電極を上向きにして積層配置し、第１のリードフレーム４２を第１のｐ−ＭＯＳチップ４４のドレイン電極（Ｄ１）４６側に配置し、第２のリードフレーム４７、４８を第１のｐ−ＭＯＳチップ４４と第２のｎ−ＭＯＳチップ５２間に配置し、第３のリードフレーム５５、５６を第２のｎ−ＭＯＳチップ５２のゲート電極（Ｇ２）５７よびソース電極（Ｓ２）５９側に配置して、ｐ−ＭＯＳチップ４４およびｎ−ＭＯＳチップ５２のソース（Ｓ１）５１、（Ｓ２）５９、ゲート（Ｇ１）４９，（Ｇ２）５７およびドレイン電極（Ｄ１）４６、（Ｄ２）５４とそれぞれ接続している。
【００６０】
これにより、表裏面に電極を有して極性およびサイズの異なる半導体チップを容易に積層することが可能である。
【００６１】
（第４の実施の形態）
図４は本発明の第４の実施の形態に係わる半導体装置を示す図で、図４（ａ）はその平面図、図４（ｂ）は図４（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図４（ｃ）はその等価回路を示す図である。
【００６２】
図に示すように、本実施の形態の半導体装置７１は、表裏面に電極を有した機能の異なる２つの半導体チップ、例えば表面にゲート電極（Ｇ）とソース電極（Ｓ）および裏面にドレイン電極（Ｄ）を有するｎ−ＭＯＳチップと、表面にアノード電極（Ａ）および裏面にカソード電極（Ｃ）を有するショットキーバリアダイオード（以下、単にＳＢＤチップという）を積層し、第１のｎ−ＭＯＳチップのドレイン電極（Ｄ１）と第２のＳＢＤチップのアノード電極（Ａ）とを接合して直列に接続し、６ピンのＤＩＰ型パッケージに収納した場合の例である。
【００６３】
即ち、ニッケルまたは半田メッキされた銅製の第１のリードフレーム７２、７３上に第１のｎ−ＭＯＳチップ７４の第１電極面、例えば表側電極面７５を下向きにして載置し、ソース電極（Ｓ１）７６をリードフレーム７２のアイランド部７２ａに半田ボール７７により固着し、ゲート電極（Ｇ１）７８をリードフレーム７３のアイランド部７３ａに半田ボール７７により固着している。
【００６４】
また、ニッケルまたは半田メッキされた銅製の第２のリードフレーム７９のアイランド部７９ａを第１のｎ−ＭＯＳチップ７４の第２電極面、例えば裏側電極面のドレイン電極（Ｄ１）８０に導電性接着剤（図示せず）により固着している。このドレイン電極（Ｄ１）８０は、第２電極面の全面に形成されている。
【００６５】
さらに、第２のリードフレーム７９上に第２のＳＢＤチップ８１のアノード電極（Ａ）８２を下向きに載置し、アノード電極（Ａ）８２をリードフレーム７９のアイランド部７９ａに半田ボール８３により固着している。
【００６６】
これにより、第１のｎ−ＭＯＳチップ７４のドレイン電極（Ｄ１）８０と第２のＳＢＤチップ８１のアノード電極（Ａ）８２が第２のリードフレーム７９のアイランド部７９ａを介して電気的に接合され、且つ第２のリードフレーム７９を外部回路に接続するための外部端子としている。
【００６７】
また、ニッケルまたは半田メッキされた銅製の第３のリードフレーム８４のアイランド部８４ａを第２のＳＢＤチップ８１のカソード電極（Ｃ）８５に導電性接着剤（図示せず）を用いて固着している。
【００６８】
そして、第１のｎ−ＭＯＳチップ７４および第２のＳＢＤチップ８１と第１乃至第３のリードフレーム７２、７３、７９、８４の固着部分とを樹脂８６でモールドして６ピンのＤＩＰ型の半導体装置７１としている。
【００６９】
そして、この半導体装置７１を等価回路で示すと、図４（ｃ）のように、第１のｎ−ＭＯＳチップ７４と第２のＳＢＤチップ８１が直列接合され、第１のリードフレーム７２および７３がそれぞれソース端子Ｓ１およびゲート端子Ｇ１、第２のリードフレーム７９がドレイン端子Ｄ１兼アノート端子Ａ、第３のリードフレーム８４がカソード端子Ｃとなる。
【００７０】
以上説明したように、本発明の第４の実施の形態の半導体装置では、第１のｎ−ＭＯＳチップ７４のドレイン電極（Ｄ１）８０と第２のＳＢＤチップ８１をアノード電極（Ａ）８２を対向して積層配置し、第１のリードフレーム７２、７３を第１のｎ−ＭＯＳチップ７４のソース電極（Ｓ１）７６側に配置し、第２のリードフレーム７９を第１のｎ−ＭＯＳチップ７４と第２のＳＢＤチップ８１間に配置し、第３のリードフレーム８４を第２のＳＢＤチップ８１のカソード電極（Ｃ）８５側に配置して、ｎ−ＭＯＳチップ７４のソース（Ｓ１）７６、ゲート（Ｇ１）７８、ドレイン電極（Ｄ１）８０およびＳＢＤチップ８１のアノード（Ａ）８２、カソード電極（Ｃ）８５とそれぞれ接続している。
【００７１】
これにより、表裏面に電極を有し機能の異なる半導体チップを容易に積層することが可能である。
【００７２】
（第４の実施の形態の変形例１）
図５は本発明の第４の実施の形態の変形例１に係わる半導体装置を示す図で、図５（ａ）はその平面図、図５（ｂ）は図５（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図５（ｃ）はその等価回路を示す図である。本変形例において、上記第４の実施の形態と同一の構成部分には、同一符号を付して、その説明を省略する。
【００７３】
本変形例が上記第４の実施の形態と異なる点は、第２のＳＢＤチップの極性を反転させてｐ−ＭＯＳチップのドレイン電極（Ｄ１）とＳＢＤチップのカソード電極（Ｃ）を接続して積層したことにある。
【００７４】
即ち、第２のリードフレーム７９のアイランド部７９ａにＳＢＤチップ８１のカソード電極（Ｃ）８５を導電性接着剤（図示せず）で固着し、アノード電極（Ａ）８２を第３のリードフレーム８４のアイランド部８４ａに半田ボール８３により固着している。
【００７５】
そして、この半導体装置７１を等価回路で示すと、図５（ｃ）のように、第１のｐ−ＭＯＳチップ７４と第２のＳＢＤチップ８１が直列接合され、第１のリードフレーム７２および７３がそれぞれソース端子Ｓ１およびゲート端子Ｇ１、第２のリードフレーム７９がドレイン端子Ｄ１兼カソード端子Ｃ、第３のリードフレーム８４がアノード端子となる。
【００７６】
以上説明したように、上述の変形例１では、第１のｎ−ＭＯＳチップ７４のドレイン電極（Ｄ１）８０と第２のＳＢＤチップ８１をカソード電極（Ｃ）８５を対向して積層配置し、第１のリードフレーム７２、７３を第１のｎ−ＭＯＳチップ７４のソース電極（Ｓ１）７６側に配置し、第２のリードフレーム７９を第１のｎ−ＭＯＳチップ７４と第２のＳＢＤチップ８１間に配置し、第３のリードフレーム８４を第２のＳＢＤチップ８１のアノード電極（Ａ）８２側に配置して、ｎ−ＭＯＳチップ７４のソース（Ｓ１）７６、ゲート（Ｇ１）７８、ドレイン電極（Ｄ１）８０およびＳＢＤチップ８１のアノード（Ａ）８２、カソード電極（Ｃ）８５とそれぞれ接続している。
【００７７】
これにより、表裏面に電極を有し機能の異なる半導体チップを容易に積層することが可能である。
【００７８】
（第４の実施の形態の変形例２）
図６は本発明による第４の実施の形態の変形例２に係わる半導体装置を示す図で、図６（ａ）はその平面図、図６（ｂ）は図６（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図６（ｃ）はその等価回路を示す図である。本変形例において、上記第４の実施の形態と同一の構成部分には、同一符号を付して、その説明を省略する。
【００７９】
本変形例が上記第４の実施の形態と異なる点は、第２のＳＢＤチップの極性を反転させて第１のｐ−ＭＯＳチップのソース電極（Ｓ１）とＳＢＤチップのカソード（Ｃ）を接続して積層したことにある。
【００８０】
即ち、第１のリードフレーム７２のアイランド部７２ａに第１のｐ−ＭＯＳチップ７４のドレイン電極（Ｄ１）８０を導電性接着剤（図示せず）で固着し、ゲート電極（Ｇ１）７８を第２のリードフレーム７９のアイランド部７９ａに半田ボール７７により固着している。
【００８１】
また、第２のＳＢＤチップ８１のカソード電極（Ｃ）８５を第１のｐ−ＭＯＳチップ７４のソース電極（Ｓ１）７６に導電性接着剤（図示せず）で固着し、アノード電極（Ａ）８２を第３のリードフレーム８４のアイランド部８４ａに半田ボール８３により固着している。
【００８２】
そして、この半導体装置７１を等価回路で示すと、図６（ｃ）のように、第１のｐ−ＭＯＳチップ７４と第２のＳＢＤチップ８１が直列接合され、第１のリードフレーム７２がドレイン端子Ｄ１、第２のリードフレーム７９がゲート端子Ｇ１、第３のリードフレーム８４がアノード端子Ａとなる。
【００８３】
以上説明したように、上述の変形例２では、第１のｐ−ＭＯＳチップ７４のソース電極（Ｓ１）７６と第２のＳＢＤチップ８１をカソード電極（Ｃ）８５を対向して積層配置し、第１のリードフレーム７２を第１のｐ−ＭＯＳチップ７４のドレイン電極（Ｄ１）８０側に配置し、第２のリードフレーム７９を第１のｐ−ＭＯＳチップ７４のゲート電極（Ｇ１）７８側に配置し、第３のリードフレーム８４を第２のＳＢＤチップ８１のアノード電極（Ａ）８２側に配置して、ｐ−ＭＯＳチップ７４の、ゲート（Ｇ１）７８、ドレイン電極（Ｄ１）８０およびＳＢＤチップ８１のアノード（Ａ）８２とそれぞれ接続している。
【００８４】
これにより、表裏面に電極を有し機能およびサイズの異なる半導体チップを容易に積層することが可能である。
【００８５】
（第５の実施の形態）
図７は本発明の第５の実施の形態に係わる半導体装置を示す図で、図７（ａ）はその平面図、図７（ｂ）は図７（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図７（ｃ）はその等価回路を示す図である。
【００８６】
図に示すように、本実施の形態の半導体装置１０１は、一方が表裏面に電極を有し、他方が表面に電極を有し、且つ機能およびサイズの異なる２つの半導体チップ、例えば表面にゲート電極（Ｇ）とソース電極（Ｓ）および裏面にドレイン電極（Ｄ）を有するｎ−ＭＯＳチップと、表面に入力電極（Ｉ）および出力電極（Ｏ）を有する集積回路チップ（以下、単にＩＣチップという）を積層し、第１のｎ−ＭＯＳチップの表面と第２のＩＣチップの裏面とを絶縁部材、例えば絶縁膜を介して接着剤で固着し、６ピンのＤＩＰ型パッケージに収納した場合の例である。
【００８７】
即ち、ニッケルまたは半田メッキされた銅製の第１のリードフレーム１０２上に第１のｎ−ＭＯＳチップ１０４の第１電極面、例えば表側電極面１０５を上向きにして載置し、ドレイン電極（Ｄ１）１０６をリードフレーム１０２のアイランド部１０２ａに導電性接着剤（図示せず）により固着している。このドレイン電極（Ｄ１）１０６は、第２電極面の全面に形成されている。
【００８８】
この第１のｎ−ＭＯＳチップ１０４に第２のＩＣチップ１０７を絶縁膜１０８を介して接着剤（図示せず）で固着している。この絶縁膜１０８は、例えば、蒸着やスパッタリング法でＳｉＯ２を予め第２のＩＣチップ１０７の裏面にコーティングすることにより形成されるが、第１のｎ−ＭＯＳチップ１０４の対応する部分に形成しておいても構わない。
【００８９】
そして、ニッケルまたは半田メッキされた銅製の第２のリードフレーム１０９、１１０におけるリードフレーム１０９のアイランド部１０９ａを第１のｎ−ＭＯＳチップ１０４のゲート電極（Ｇ１）１１１に半田ボール１１２により固着し、リードフレーム１０９のアイランド部１０９ｂを第２のＩＣチップ１０７の出力電極（Ｏ）１１３に半田ボール１１４により固着している。
【００９０】
同じくリードフレーム１１０のアイランド部１１０ａを第１のｎ−ＭＯＳチップ１０４のソース電極（Ｓ１）（図示せず）に半田ボール１１２により固着している。
【００９１】
これにより、第１のｎ−ＭＯＳチップ１０４のゲート電極（Ｇ１）１１１と第２のＩＣチップ１０７の出力電極（Ｏ）１１３が第２のリードフレーム１０９のアイランド部１０９ａおよびアイランド部１０９ｂを介して電気的に接合され、且つ第２のリードフレーム１０９を外部回路に接続するための外部端子としている。
【００９２】
また、ニッケルまたは半田メッキされた銅製の第３のリードフレーム１１６のアイランド部１１６ａを第２のＩＣチップ１０７の入力電極（Ｉ）１１７に半田ボール１１４により固着している。
【００９３】
そして、第１のｎ−ＭＯＳチップ１０４および第２のＩＣチップ１０７と第１乃至第３のリードフレーム１０２，１０９，１１０，１１６の固着部分とを樹脂１１８でモールドして６ピンのＤＩＰ型の半導体装置１０１としている。
【００９４】
そして、この半導体装置１０１を等価回路で示すと、図７（ｃ）のように、第１のｎ−ＭＯＳチップ１０４と第２のＩＣチップ１０７が直列接合され、第１のリードフレーム１０２がドレイン端子Ｄ１、第２のリードフレーム１０９および１１０がそれぞれゲート端子Ｇ１兼出力端子Ｏおよびソース端子Ｓ１、第３のリードフレーム１１５が入力端子Ｉとなる。
【００９５】
以上説明したように、本発明の第５の実施の形態の半導体装置では、第１のｎ−ＭＯＳチップ１０４と第２のＩＣチップ１０７が絶縁膜１０８を介して積層固着され、第１のリードフレーム１０２を第１のｎ−ＭＯＳチップ１０４のドレイン電極（Ｄ１）１０６側に配置し、第２のリードフレーム１０９、１１０を第１のｎ−ＭＯＳチップ１０４のゲート電極（Ｇ１）１１１と第２のＩＣチップ１０７の出力電極（Ｏ）１１３側に配置し、第３のリードフレーム１１６を第２のＩＣチップ１０７の入力電極（Ｉ）１１７側に配置して、ｎ−ＭＯＳチップ１０４のソース、ゲート（Ｇ１）１１１、ドレイン電極（Ｄ１）１０６およびＩＣチップ１０７の入力電極（Ｉ）１１７、出力電極（Ｏ）１１３とそれぞれ接続している。
【００９６】
これにより、機能およびサイズの異なる半導体チップを容易に積層することが可能である。
【００９７】
（第６の実施の形態）
図８は、本発明の第６の実施の形態に係わる半導体装置を示す図で、図８（ａ）はその断面図、図８（ｂ）はその外観を示す斜視図、図８（ｃ）はその等価回路を示す図である。本実施の形態において、上記第５の実施の形態と同一の構成部分には、同一符号を付して、その説明を省略する。
【００９８】
図に示すように、本実施の形態の半導体装置１２１が第５の実施の形態と異なる点は、第１のｐ−ＭＯＳチップ上に第２のＩＣチップが積層され、更にこの第１のｐ−ＭＯＳチップを表裏面に電極を有した異なる極性の第３の半導体チップ、例えば表面にゲート電極（Ｇ）とソース電極（Ｓ）および裏面にドレイン電極（Ｄ）を有するｎ−ＭＯＳチップ上に積層して、第１のｐ−ＭＯＳチップと第３のｎ−ＭＯＳチップのドレイン電極（Ｄ）同士を接続したことにある。
【００９９】
即ち、第１のリードフレーム１０２のアイラント部１０２ａの表裏両面に第１のｐ−ＭＯＳチップ１２２のドレイン電極（Ｄ１）１０６および第３のｎ−ＭＯＳチップ１２４のドレイン電極（Ｄ３）１２５をそれぞれ向け、且つ導電性接着剤（図示せず）で固定している。
【０１００】
また、ニッケルまたは半田メッキされた銅製の第４のリードフレーム１２６、１２７の上に第３のｎ−ＭＯＳチップ１２４の第１電極面、例えば表面電極面１２８を下向きにして載置し、ソース電極（Ｓ３）１２９を第４のリードフレーム１２６のアイランド部１２６ａに半田ボール１３０より固着し、ゲート電極（Ｇ３）１３１を第４のリードフレーム１２７のアイランド部１２７ａに半田ボール１３０により固着している。
【０１０１】
そして、第１乃至第３の半導体チップ１２２、１０７、１２４と第１乃至第４のリードフレーム１０２、１０９、１１０、１１６、１２６、１２７の固着部分とを樹脂１１８でモールドして、図８（ｂ）に示すように、第１乃至第４のリードフレームの各リードが水平面内で一方向（Ｘ軸方向）とそれと直角な方向（Ｙ軸方向）、および垂直面内でＸ軸方向とＹ軸方向にともに垂直な方向（Ｚ軸方向）で、互いに異なる方向に引き出されている半導体装置１２１としている。
【０１０２】
即ち、水平面内で第１のリードフレーム１０２、第２のリードフレーム１０９第３のリードフレーム１１６、及び第４のリードフレーム１２７のリードをＸ軸方向に配置し、第２のリードフレーム１１０（図示せず）及び第４のリードフレーム１２６のリードをＹ軸方向に配置し、更に第２のリードフレーム１０９、１１０、及び第３のリードフレーム１１６のリードをＺ軸方向に移動配置している。
【０１０３】
そして、この半導体装置１２１を等価回路で示すと、図８（ｃ）のように、第１のｐ−ＭＯＳチップ１２２、第２のＩＣチップ１０７および第３のｎ−ＭＯＳチップ１２４が直列接合され、第１のリードフレーム１０２がドレイン端子Ｄ１兼ドレイン端子Ｄ３、第２のリードフレーム１０９および１１０（図示せず）がそれぞれゲート端子Ｇ１兼出力端子Ｏおよびソース端子Ｓ１、第３のリードフレーム１１６が入力端子Ｉ、第４のリードフレーム１２６および１２７がそれぞれソース端子（Ｓ３）およびゲート端子（Ｇ３）となる。
【０１０４】
以上説明したように、本発明の第６の実施の形態の半導体装置では、第１のｐ−ＭＯＳチップ１２２と第２のＩＣチップ１０７が絶縁膜１０８を介して積層固着され、第１のｐ−ＭＯＳチップ１２２と第３のｎ−ＭＯＳチップ１２４をドレイン電極を対向させて積層配置し、第１のリードフレーム１０２を第１のｐ−ＭＯＳチップ１２２のドレイン電極（Ｄ１）１０６と第３のｎ−ＭＯＳチップ１２４のドレイン電極（Ｄ３）１２５間に配置し、第２のリードフレーム１０９、１１０を第１のｐ−ＭＯＳチップ１２２のゲート電極（Ｇ１）１１１と第２のＩＣチップ１０７の出力電極（Ｏ）１１３側に配置し、第３のリードフレーム１１６を第２のＩＣチップ１０７の入力電極（Ｉ）１１７側に配置し、第４のリードフレーム１２６、１２７を第３のｎ−ＭＯＳチップ１２４のソース電極（Ｓ３）１２９とゲート電極（Ｇ３）１３１側に配置して、ｐ−ＭＯＳチップ１２２とｎ−ＭＯＳチップ１２４のソース（Ｓ３）１２９、ゲート（Ｇ１）１１１，（Ｇ３）１３１、ドレイン電極（Ｄ１）１０６，（Ｄ３）１２５、およびＩＣチップ１０７の入力電極（Ｉ）１１７、出力電極（Ｏ）１１３とそれぞれ接続している。
【０１０５】
これにより、機能およびサイズの異なる半導体チップを容易に積層することが可能である。
【０１０６】
上述した各実施の形態においては、表裏面に電極を有する半導体チップ同士、トランジスタ、ダイオード、集積回路などの機能およびサイズの異なる半導体チップを積層する場合について説明したが、本発明はこれに限定されるものではなく、この発明の主旨を逸脱しない範囲で、種々変形して実施することが可能である。
【０１０７】
例えば、第１乃至第５の実施の形態では、第１乃至第３のリードフレームのリードが一方向に配列されるデュアルインラインパッケージ（ＤＩＰ）型構造の場合について説明したが、これに限定されるものではなく、第１乃至第３のリードフレームのリードが図９（ａ）乃至図９（ｄ）に示すように、Ｘ軸方向およびＹ軸方向で互いに異なる方向に引き出されているクアッドフラットパッケージ（ＱＦＰ）型構造にしてもよい。
【０１０８】
また、リードフレームのリード端子がクランク状に折れ曲がった形状の場合を示したが、これに限定されるものではなく、図１０に示すようにリードフレームのリード端子をフラットにしたフラットリードパッケージとし、パッケージの表面に半導体チップの電極あるいは電極上に絶縁固着された金属板からなる放熱板を露出させた構造としても差し支えない。
【０１０９】
更に、第３のリードフレームのアイランド部に、図１１に示すように、放熱板１５１を半田ボール１５２により固着し、樹脂モールドされていない半導体装置としてもよい。
【０１１０】
これにより、更に機能やサイズの異なる多数の半導体チップを組み合わせて多段に積層しても構わない。
【０１１１】
また、第１乃至第３の半導体チップを積層して第１乃至第３のリードフレームにより接続する場合について説明したが、これに限定されるものではなく信号配線がパターニングされたプリント基板、フィルム基板、あるいはそれらを組み合わせたものとしても構わない。
【０１１２】
半田ボールを用いて電極とアイランド部を接合する場合について説明したが、これに限定されるものではなく、半田層、金ボール、金バンプ、金属ポストなどを用いて接続しても構わない。
【０１１３】
リードフレームのアイランド部と半導体チップの電極面、あるいは半導体チッブの電極面同士を導電性接着剤で固定する場合について説明したが、これに限定されるものではなく、半田ボールにより固着しても構わない。
【０１１４】
更に、第１または第２の半導体チップが表裏面に電極を有する縦型絶縁ゲート電界効果トランジスタの場合について説明したが、これに限定されるものではなく、同じ縦型であればバイポーラトランジスタや絶縁ゲートバイポーラトランジスタとしてもよく、あるいはそれらを組み合わせたものとしても構わない。また、組み合わせによっては裏面に電極を有しない横型の半導体チップであっても特に差し支えない。
【０１１５】
半導体チップが集積回路チップの場合には、アナログＩＣチップ、ディジタルＩＣチップあるいはアナログディジタル混載ＩＣチップであっても構わない。
【０１１６】
更に、また、半導体チップとリードフレームとを樹脂でモールドする場合について説明したが、これに限定されるものではなく、樹脂モールドされていない半導体装置としても構わない。
【０１１７】
能動素子である半導体チップ同士を組み合わせて積層する場合について説明したが、これに限定されるものではなく、受動素子、例えば抵抗素子を介在させて積層しても構わない。
【０１１８】
ニッケルまたは半田メッキされた銅製のリードフレームを使用する場合について説明したが、メッキされていなくても特に差し支えない。
【０１１９】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、表裏面に電極を有する半導体チップを容易に積層することができる。
【０１２０】
また、別の発明の半導体装置によれば、機能およびサイズの異なる複数の半導体チップを容易に積層することができる。
【０１２１】
従って、小型、軽量な半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わる半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図１（ｃ）はその等価回路を示す図。
【図２】本発明の第２の実施の形態に係わる半導体装置を示す図で、図２（ａ）はその平面図、図２（ｂ）は図２（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図２（ｃ）はその等価回路を示す図。
【図３】本発明の第３の実施の形態に係わる半導体装置を示す図で、図３（ａ）はその平面図、図３（ｂ）は図３（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図３（ｃ）はその等価回路を示す図。
【図４】本発明の第４の実施の形態に係わる半導体装置を示す図で、図４（ａ）はその平面図、図４（ｂ）は図４（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図４（ｃ）はその等価回路を示す図。
【図５】本発明の第４の実施の形態の変形例１に係わる半導体装置を示す図で、図５（ａ）はその平面図、図５（ｂ）は図５（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図５（ｃ）はその等価回路を示す図。
【図６】本発明の第４の実施の形態の変形例２に係わる半導体装置を示す図で、図６（ａ）はその平面図、図６（ｂ）は図６（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図６（ｃ）はその等価回路を示す図。
【図７】本発明の第５の実施の形態に係わる半導体装置を示す図で、図７（ａ）はその平面図、図７（ｂ）は図７（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図７（ｃ）はその等価回路を示す図。
【図８】本発明の第６の実施の形態に係わる半導体装置を示す図で、図８（ａ）はその断面図、図８（ｂ）は樹脂モールドしたその外観図、図８（ｃ）はその等価回路を示す図。
【図９】本発明の第１乃至第５の実施の形態に係わる半導体装置の他の変形例を示す平面図。
【図１０】本発明の第１乃至第５の実施の形態に係わる半導体装置の他の変形例を示す側面図。
【図１１】本発明の第１乃至第５の実施の形態に係わる半導体装置の他の変形例を示す断面図。
【図１２】従来の半導体装置の要部を示す断面図。
【図１３】従来の別の半導体装置の要部を示す断面図。
【符号の説明】
１１、４１、７１、１０１、１２１ 半導体装置
１２、１３、４２、７２、７３、１０２ 第１のリードフレーム
１４、７４、１０４ 第１のｎ−ＭＯＳチップ
１５、２４、４５、５３、７５、１０５、１２８ 第１電極面
１６、２５、５１、５９、７６、１２９ ソース電極
１７、２６、４９、５７、７８、１１１、１３１ ゲート電極
１８、２７、５０、５８、７７、８３、１１２、１１４、１３０、１５２ 半田ボール
１９、２０、４７、４８、７９１０９、１１０ 第２のリードフレーム
２１、２９、４６、５４、８０、１０６、１２５ ドレイン電極（第２電極面）
２２、１０８ 絶縁膜（絶縁部材）
２３、５２ 第２のｎ−ＭＯＳチップ
２８、３１、３２、５５、５６、８４、１１６ 第３のリードフレーム
３０、６０、８６、１１８ 樹脂（封止手段）
１２ａ、１３ａ、１９ａ、２０ａ、２８ａ、３１ａ、３２ａ、４２ａ、４７ａ、４８ａ、５５ａ、５６ａ、７２ａ、７３ａ、７９ａ、８４ａ、１０２ａ、１０９ａ、０９ｂ、１１０ａ、１１６ａ、１２６ａ、１２７ａ アイランド部
４４、１２２ 第１のｐ−ＭＯＳチップ
８１ 第２のＳＢＤチップ
８２ アノード電極
８５ カソード電極
１０７ 第２のＩＣチップ
１１３ 出力電極
１１７ 入力電極
１２４ 第３のｎ−ＭＯＳチップ
１２６、１２７ 第４のリードフレーム
１４５、１５１ 放熱板
【発明の属する技術分野】
本発明は、複数の半導体チップを積層した半導体装置に係わり、特に表裏面に電極を有する半導体チップを積層して小型、軽量化した半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体装置においては、装置の小型化、軽量化を目的として単一のパッケージ内に複数の半導体チップを積層状態に実装するものが多く開発されている。
【０００３】
従来、このような半導体装置としては、サイズの異なる半導体チップを能動面を上に向けた状態でサイズの大きい順に基板上に積み上げ、各半導体チップの電極をワイヤでリード端子に接続し、これら全体を樹脂でモールドして単一の半導体装置としているものがある（例えば、特許文献１参照。）。
【０００４】
この特許文献１に開示された半導体装置２００では、図１０に示すように、第１の半導体チップ２０１の能動面を上にしてリードフレーム２０２のダイ装着パッド（アイランドとも呼ばれる）２０３上に載置して接着剤２０４で固着し、その第１の半導体チップ２０１上にサイズの小さな第２の半導体チップ２０５の能動面を上にして載置し、接着剤２０６で固着している。
【０００５】
そして、第１の半導体チップ２０１および第２の半導体チップ２０５の電極２０７同士や電極２０７とリード端子２０９をワイヤ２０８でボンディング接続したのち、これら全体を樹脂２１０でモールドしてデュアルインラインパッケージ（ＤＩＰ）型の半導体装置としている。
【０００６】
しかしながら、この特許文献１に開示された半導体装置では、ワイヤボンディングを接続手段に用いているため半導体装置のパッケージ厚（部品実装高さ）が大きくなり、またワイヤ同士の接触を避けるためのワイヤの引き廻しにより実装面積が余分に必要になる等の問題がある。
【０００７】
更に、ワイヤボンディング接続のための領域を必要とする分だけ上側の第１の半導体チップを下側の第２の半導体チップより小さくする必要がある。そのため上側の第２の半導体チップの面積が狭くなり、半導体チップを積層できる数にも自ずと限界がある。
【０００８】
また、大電流を流す半導体チップではワイヤが熱で断線する恐れがあるため大電力用の半導体装置には適さない。
【０００９】
一方、表裏面に電極接続パッドと電極配線パターンを有するキャリア基板に半導体チップがフェイスダウンボンディングで実装され、これら全体を樹脂でモールドして単一の半導体装置としているものがある（例えば、特許文献２参照。）。
【００１０】
この特許文献２に開示された半導体装置２１１では、図１１に示すように、この配線基板２１２はポリイミド樹脂からなる基板２１５と銅箔からなる配線パターン２１６とを積層した構造になっている。また、配線基板２１２の一端部において、第１のバンプ２１７ａ、２１７ｂを配線パターン２１６に接続するとともに、配線パターン２１６を挟んで互いに背向するように設けている。
【００１１】
さらに、配線基板２１２の他端部の第１のバンプ２１７ｂ側において、図示しない外部の電子部品や基板等と接続するための第２のバンプ２１９を配線パターン２１６に接続して設けている。
【００１２】
そして、配線基板２１２に対して半導体チップ２１３ａ、２１３ｂの能動面をそれぞれ配線基板２１２側に向けた状態で電極パッド２１８ａおよび２１８ｂとバンプ２１７ａおよびバンプ２１７ｂとをそれぞれ接続し、半導体チップ２１３ａ、２１３ｂ間に接着材２１４を充填している。
【００１３】
しかしながら、この特許文献２に開示された半導体装置では、異なるサイズの半導体チップや、ダイオードとトランジスタあるいはトランジスタとディジタルまたはアナログ集積回路のように機能の異なる半導体チップを積層することは難しいという問題がある。
【００１４】
【特許文献１】
特開平６−３７２５０号公報（６−７頁、図１）
【００１５】
【特許文献２】
特開２００１−７７２９９号公報（３−４頁、図１）
【００１６】
【発明が解決しようとする課題】
上述した、特許文献１および特許文献２に開示された単一のパッケージ内に複数の半導体チップを積層状態に実装した半導体装置においては、複数の表裏面に電極を有する半導体チップ同士や、ダイオードおよびディジタルまたはアナログ集積回路のように機能の異なる半導体チップとを積層することは難しいという問題がある。
【００１７】
本発明は、上記問題点を解決するためになされたもので、表裏面に電極を有する半導体チップ同士を容易に積層することが可能な構造を有する半導体装置を提供することを目的とする。
【００１８】
また、本発明は、サイズおよび機能の異なる半導体チップとを容易に積層することが可能な構造を有する半導体装置を提供することを別の目的とする。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置では、一面に設けられた複数の第１電極とこの一面と対向する他面に設けられた単一の第２電極を有する第１および第２の半導体チップと、前記第１の半導体チップの複数の第１電極にそれぞれ固着された複数の第１のリードフレームと、前記第１の半導体チップとこの上に同じ向きに載置される前記第２の半導体チップとの間にそれぞれ配置されて、前記第２の半導体チップの複数の第１電極のうちの一つの電極と前記第１の半導体チップの第２電極とに固着され、また前記第２の半導体チップの複数の第１電極のうちの他の電極と前記第１の半導体チップの第２電極との間に絶縁部材を介在させて固着された複数の第２のリードフレームと、前記第２の半導体チップの第２電極に固着された第３のリードフレームとを有することを特徴としている。
【００２０】
本発明によれば、表裏面に電極を有する半導体チップを容易に積層することができる。
【００２１】
また、本発明の別の目的を達成するために、一面に設けられた複数の第１電極とこの一面と対向する他面に設けられた単一の第２電極を有する第１の半導体チップと、一面に設けられた複数の第１電極とこの一面と対向する他面に設けられた単一の電極を有して前記第１の半導体チップとサイズの異なる第２の半導体チップと、前記第１の半導体チップの第２電極に固着された第１のリードフレームと、前記第１の半導体チップとこの上に同じ向きに載置される前記第２の半導体チップとの間にそれぞれ配置されて、前記第１の半導体チップの複数の第１電極のうちの一つの電極と前記第２の半導体チップの第２電極とに固着され、また前記第１の半導体チップの複数の第１電極のうちの他の電極に固着された複数の第２のリードフレームと、前記第２の半導体チップの複数の第１電極にそれぞれ固着された複数の第３のリードフレームとを有することを特徴としている。
【００２２】
本発明によれば、表裏面に電極を有してサイズの異なる半導体チップを容易に積層することができる。
【００２３】
更に、本発明の別の目的を達成するために、一面に設けられた複数の第１電極とこの一面と対向する他面に設けられた単一の第２電極を有する第１の半導体チップと、一面に設けられた単一の第１電極とこの一面と対向する他面に設けられた単一の第２電極を有する第２の半導体チップと、前記第１の半導体チップの複数の第１電極にそれぞれ固着された複数の第１のリードフレームと、前記第１の半導体チップとこの上に載置される前記第２の半導体チップとの間に配置されて、前記第１の半導体チップの第２電極と前記第２の半導体チップの第１電極に固着された第２のリードフレームと、前記第２の半導体チップの第２電極に固着された第３のリードフレームとを有することを特徴としている。
【００２４】
本発明によれば、表裏面に電極を有して機能の異なる半導体チップを容易に積層することができる。
【００２５】
更に、また、本発明の別の目的を達成するために、一面に設けられた複数の第１電極とこの一面と対向する他面に設けられた単一の第２電極を有する第１の半導体チップと、一面に設けられた単一の第１電極とこの一面と対向する他面に設けられた単一の第２電極を有して前記第１の半導体チップとサイズの異なる第２の半導体チップと、前記第１の半導体チップの第２電極に固着された第１のリードフレームと、前記第１の半導体チップの複数の第１電極のうちの一つの電極に固着された第２のリードフレームと、前記第１の半導体チップの複数の第１電極のうちの他の電極と前記第２の半導体チップの第１電極とを直接接合して前記第１の半導体チップに載置された前記第２の半導体チップの第２電極に固着された第３のリードフレームとを有することを特徴としている。
【００２６】
本発明によれば、表裏面に電極を有して機能およびサイズの異なる半導体チップを容易に積層することができる。
【００２７】
そして、本発明の別の目的を達成するために、一面に設けられた複数の第１電極とこの一面と対向する他面に設けられた単一の第２電極を有する第１の半導体チップと、一面に設けられた複数の第３電極を有して前記第１の半導体チップとサイズの異なる第２の半導体チップと、前記第１の半導体チップとこの上に第３の電極面を上にして載置される前記第２の半導体チップとの間に介在され、前記第１および第２の半導体チップを電気的に絶縁するための絶縁部材と、前記第１半導体チップの第２電極に固着された第１のリードフレームと、前記第１の半導体チップの複数の第１電極のうちの一つの電極と前記第２の半導体チップの複数の第３電極のうちの一つの電極とに跨って固着され、また前記第１の半導体チップの複数の第１電極のうちの他の電極に固着された複数の第２のリードフレームと、前記第２の半導体チップの複数の３電極のうちの他の電極に固着された第３のリードフレームとを有することを特徴としている。
【００２８】
本発明によれば、一面にのみ電極を有して機能およびサイズの異なる半導体チップを容易に積層することができる。
【００２９】
【発明の実施の形態】
以下本発明の半導体装置の実施の形態について、図面を参照しながら説明する。
【００３０】
（第１の実施の形態）
図１は本発明の第１の実施の形態に係わる半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図１（ｃ）はその等価回路を示す図である。
【００３１】
図に示すように、本実施の形態の半導体装置１１は、表裏面に電極を有した同じ極性の２つの半導体チップ、例えば表面に複数の電極、例えばゲート電極（Ｇ）とソース電極（Ｓ）および裏面に単一の電極、例えばドレイン電極（Ｄ）を有するｎチャンネル縦型絶縁ゲート電界効果トランジスタチップ（以下、単にｎ−ＭＯＳチップという）を積層し、第１のｎ−ＭＯＳチップのドレイン電極（Ｄ１）と第２のｎ−ＭＯＳチップのソース電極（Ｓ２）とを接合して直列に接続し、６ピンのＤＩＰ型パッケージに収納した場合の例である。
【００３２】
即ち、ニッケルまたは半田メッキされた銅製の第１のリードフレーム１２、１３上に第１のｎ−ＭＯＳチップ１４の第１電極面、例えば表側電極面１５を下向きにして載置し、ソース電極（Ｓ１）１６をリードフレーム１２のアイランド部１２ａに半田ボール１８により固着し、ゲート電極（Ｇ１）１７をリードフレーム１３のアイランド部１３ａに半田ボール１８により固着している。
【００３３】
また、ニッケルまたは半田メッキされた銅製の第２のリードフレーム１９、２０におけるリードフレーム１９のアイランド部１９ａを第１のｎ−ＭＯＳチップ１４の第２電極面、例えば裏側電極面のドレイン電極（Ｄ１）２１に導電性接着剤（図示せず）により固着し、同じくリードフレーム２０のアイランド部２０ａを絶縁部材、例えば絶縁膜２２を介して第１のｎ−ＭＯＳチップ１４のドレイン電極（Ｄ１）２１に固着している。このドレイン電極（Ｄ１）２１は、第２電極面の全面に形成されている。
【００３４】
この絶縁膜２２は、例えば蒸着法やスパッタリング法によってＳｉＯ２を予めリードフレーム２０のアイランド部２０ａにコーティングすることにより形成されるが、ドレイン電極（Ｄ１）２１に形成しておいても構わない。
【００３５】
さらに、第２のリードフレーム１９、２０上に第２のｎ−ＭＯＳチップ２３の第１電極面２４を下向きに載置し、ソース電極（Ｓ２）２５をリードフレーム１９のアイランド部１９ａに半田ボール２７により固着し、ゲート電極（Ｇ２）２６をリードフレーム２０のアイランド部２０ａに半田ボール２７により固着している。
【００３６】
これにより、第１のｎ−ＭＯＳチップ１４のドレイン電極（Ｄ１）２１と第２のｎ−ＭＯＳチップ２３のソース電極（Ｓ２）２５が第２のリードフレーム１９のアイランド部１９ａを介して電気的に接合され、且つ第２のリードフレーム１９を外部回路に接続するための外部端子としている。
【００３７】
また、ニッケルまたは半田メッキされた銅製の第３のリードフレーム２８のアイランド部２８ａを第２のｎ−ＭＯＳチップ２３の第２電極面のドレイン電極（Ｄ２）２９に導電性接着剤（図示せず）を用いて固着している。
【００３８】
そして、第１および第２のｎ−ＭＯＳチップ１４，２３と第１乃至第３のリードフレーム１２，１３，１９，２０，２８の固着部分とを樹脂３０でモールドして６ピンのＤＩＰ型の半導体装置１１としている。
【００３９】
そして、この半導体装置１１を等価回路で示すと、図１（ｃ）のように、第１のｎ−ＭＯＳチップ１４と第２のｎ−ＭＯＳチップ２３が直列接合され、第１のリードフレーム１２および１３がそれぞれソース端子Ｓ１およびゲート端子Ｇ１、第２のリードフレーム１９および２０がそれぞれドレイン端子Ｄ１兼ソース端子Ｓ２およびゲート端子Ｇ２、第３のリードフレーム２８がドレイン端子Ｄ２となる。
【００４０】
以上説明したように、本発明の第１の実施の形態の半導体装置では、第１のｎ−ＭＯＳチップ１４と第２のｎ−ＭＯＳチップ２３をソース電極を下向きにして積層配置し、第１のリードフレーム１２、１３を第１のｎ−ＭＯＳチップ１４のソース電極（Ｓ１）１６およびゲート電極（Ｇ１）１７側に配置し、第２のリードフレーム１９、２０を第１のｎ−ＭＯＳチップ１４と第２のｎ−ＭＯＳチップ２３間に配置し、第３のリードフレーム２６を第２のｎ−ＭＯＳチップ２３のドレイン電極（Ｄ２）２９側に配置して、各ｎ−ＭＯＳチップ１４、２３のソース１６，２５、ゲート１７，２６およびドレイン電極２１，２９とそれぞれ接続している。
【００４１】
これにより、表裏面に電極を有する半導体チップを容易に積層することが可能である。
【００４２】
ここで、上述した第１のｎ−ＭＯＳチップ１４と第２のｎ−ＭＯＳチップ２３は、それぞれｐチャンネル縦型絶縁ゲート電界効果トランジスタとしても構わない。
【００４３】
（第２の実施の形態）
図２は本発明の第２の実施の形態に係わる半導体装置を示す図で、図２（ａ）はその平面図、図２（ｂ）は図２（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図２（ｃ）はその等価回路を示す図である。本実施の形態において、上記第１の実施の形態と同一の構成部分には、同一符号を付して、その説明を省略する。
【００４４】
図に示すように、第２の実施の形態が第１の実施の形態と異なる点は、表裏面に電極を有した極性の異なる２つの半導体チップ、例えばｎ−ＭＯＳチップと表面にゲート電極（Ｇ）とソース電極（Ｓ）および裏面にドレイン電極（Ｄ）有するｐチャンネル縦型絶縁ゲート電界効果トランジスタ（以下、単にｐ−ＭＯＳチップという）を積層してドレイン電極同士を接続したことにある。
【００４５】
即ち、第２のリードフレーム１９のアイランド部１９ａの表裏両面に第１のｎ−ＭＯＳチップ１４および第２のｐ−ＭＯＳチップ２３の第２電極面をそれぞれ向け、且つドレイン電極（Ｄ１）２１、（Ｄ２）２９を導電性接着剤（図示せず）で固着している。
【００４６】
また、第２のｐ−ＭＯＳチップ２３のソース電極（Ｓ２）２５を第３のリードフレーム３１、３２のうちのリードフレーム３１のアイランド部３１ａに半田ボール２７により固着し、同じくゲート電極（Ｇ２）２６をリードフレーム３２のアイランド部３２ａに半田ボール２７により固着している。
【００４７】
そして、この半導体装置１１を等価回路で示すと、図２（ｃ）のように、第１のｎ−ＭＯＳチップ１４のドレイン電極（Ｄ１）２１と第２のｐ−ＭＯＳチップ２３のドレイン電極（Ｄ２）２９が接合され、第１のリードフレーム１２および１３がそれぞれソース端子Ｓ１およびゲート端子Ｇ１、第２のリードフレーム１９がドレイン端子Ｄ１兼ドレイン端子Ｄ２、第３のリードフレーム３１および３２がそれぞれソース端子Ｓ２およびゲート端子Ｇ２となる。
【００４８】
以上説明したように、本発明の第２の実施の形態の半導体装置では、第１のｎ−ＭＯＳチップ１４と第２のｐ−ＭＯＳチップ２３をドレイン電極を対向させて積層配置し、第１のリードフレーム１２、１３を第１のｎ−ＭＯＳチップ１４のソース電極（Ｓ１）１６およびゲート電極（Ｇ１）１７側に配置し、第２のリードフレーム１９を第１のｎ−ＭＯＳチップ１４と第２のｐ−ＭＯＳチップ２３間に配置し、第３のリードフレーム３１、３２を第２のｐ−ＭＯＳチップ２３のソース電極（Ｓ２）２５およびゲート電極（Ｇ２）２６側に配置して、ｎ−ＭＯＳチップ１４およびｐ−ＭＯＳチップ２３のソース（Ｓ１）１６、（Ｓ２）２５、ゲート（Ｇ１）１７，（Ｇ２）２６およびドレイン電極（Ｄ１）２１、（Ｄ２）２９とそれぞれ接続している。
【００４９】
これにより、表裏面に電極を有して極性の異なる半導体チップを容易に積層することが可能である。
【００５０】
（第３の実施の形態）
図３は本発明の第３の実施の形態に係わる半導体装置を示す図で、図３（ａ）はその平面図、図３（ｂ）は図３（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図３（ｃ）はその等価回路を示す図である。
【００５１】
図に示すように、本実施の形態の半導体装置４１は、表裏面に電極を有した極性およびサイズの異なる２つの半導体チップ、例えばｐ−ＭＯＳチップとそれよりサイズの小さなｎ−ＭＯＳチップを積層し、第１のｐ−ＭＯＳチップのゲート電極（Ｇ１）と第２のｎ−ＭＯＳチップのドレイン電極（Ｄ２）とを接合して直列に接続し、６ピンのＤＩＰ型パッケージに収納した場合の例である。
【００５２】
即ち、ニッケルまたは半田メッキされた銅製の第１のリードフレーム４２上に第１のｐ−ＭＯＳチップ４４の第１電極面、例えば表側電極面４５を上向きにして載置し、ドレイン電極（Ｄ１）４６をリードフレーム４２のアイランド部４２ａに導電性接着剤（図示せず）により固着している。このドレイン電極（Ｄ１）４６は、第２電極面の全面に形成されている。
【００５３】
また、ニッケルまたは半田メッキされた銅製の第２のリードフレーム４７、４８におけるリードフレーム４７のアイランド部４７ａを第１のｐ−ＭＯＳチップ４４のゲート電極（Ｇ１）４９に半田ボール５０により固着し、同じくリードフレーム４８のアイランド部４８ａを第１のｐ−ＭＯＳチップ４４のソース電極（Ｓ１）５１に半田ボール５０により固着している。
【００５４】
さらに、第２のリードフレーム４７上に第２のｎ−ＭＯＳチップ５２の第１電極面５３を上向きに載置し、ドレイン電極（Ｄ２）５４をリードフレーム４７のアイランド部４７ａに導電性接着剤（図示せず）により固着している。
【００５５】
これにより、第１のｐ−ＭＯＳチップ４４のゲート電極（Ｇ１）４９と第２のｎ−ＭＯＳチップ５２のドレイン電極（Ｄ２）５４が第２のリードフレーム４７のアイランド部４７ａを介して電気的に接合され、且つ第２のリードフレーム４７を外部回路に接続するための外部端子としている。
【００５６】
また、ニッケルまたは半田メッキされた銅製の第３のリードフレーム５５、５６におけるリードフレーム５５のアイランド部５５ａを第２のｎ−ＭＯＳチップ５２の第１電極面５３のゲート電極（Ｇ２）５７に半田ボール５８により固着し、同じくリードフレーム５６のアイランド部５６ａを第２のｎ−ＭＯＳチップ５２のソース電極（Ｓ２）５９に半田ボール５８により固着している。
【００５７】
そして、第１のｐ−ＭＯＳチップ４４および第２のｎ−ＭＯＳチップ５２と第１乃至第３のリードフレーム４２，４７，４８，５５，５６の固着部分とを樹脂６０でモールドして６ピンのＤＩＰ型の半導体装置４１としている。
【００５８】
そして、この半導体装置４１を等価回路で示すと図３（ｃ）のように、第１のｐ−ＭＯＳチップ４４のゲート電極（Ｇ１）４９と第２のｎ−ＭＯＳチップ５２のドレイン電極（Ｄ２）５４が接合され、第１のリードフレーム４２がドレイン端子Ｄ１、第２のリードフレーム４７および４８がゲート端子Ｇ１兼ドレイン端子Ｄ２およびソース端子Ｓ１、第３のリードフレーム５５、５６がゲート端子Ｇ２およびソース端子Ｓ２となる。
【００５９】
以上説明したように、本発明の第３の実施の形態の半導体装置では、第１のｐ−ＭＯＳチップ４４と第２のｎ−ＭＯＳチップ５２をソース電極を上向きにして積層配置し、第１のリードフレーム４２を第１のｐ−ＭＯＳチップ４４のドレイン電極（Ｄ１）４６側に配置し、第２のリードフレーム４７、４８を第１のｐ−ＭＯＳチップ４４と第２のｎ−ＭＯＳチップ５２間に配置し、第３のリードフレーム５５、５６を第２のｎ−ＭＯＳチップ５２のゲート電極（Ｇ２）５７よびソース電極（Ｓ２）５９側に配置して、ｐ−ＭＯＳチップ４４およびｎ−ＭＯＳチップ５２のソース（Ｓ１）５１、（Ｓ２）５９、ゲート（Ｇ１）４９，（Ｇ２）５７およびドレイン電極（Ｄ１）４６、（Ｄ２）５４とそれぞれ接続している。
【００６０】
これにより、表裏面に電極を有して極性およびサイズの異なる半導体チップを容易に積層することが可能である。
【００６１】
（第４の実施の形態）
図４は本発明の第４の実施の形態に係わる半導体装置を示す図で、図４（ａ）はその平面図、図４（ｂ）は図４（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図４（ｃ）はその等価回路を示す図である。
【００６２】
図に示すように、本実施の形態の半導体装置７１は、表裏面に電極を有した機能の異なる２つの半導体チップ、例えば表面にゲート電極（Ｇ）とソース電極（Ｓ）および裏面にドレイン電極（Ｄ）を有するｎ−ＭＯＳチップと、表面にアノード電極（Ａ）および裏面にカソード電極（Ｃ）を有するショットキーバリアダイオード（以下、単にＳＢＤチップという）を積層し、第１のｎ−ＭＯＳチップのドレイン電極（Ｄ１）と第２のＳＢＤチップのアノード電極（Ａ）とを接合して直列に接続し、６ピンのＤＩＰ型パッケージに収納した場合の例である。
【００６３】
即ち、ニッケルまたは半田メッキされた銅製の第１のリードフレーム７２、７３上に第１のｎ−ＭＯＳチップ７４の第１電極面、例えば表側電極面７５を下向きにして載置し、ソース電極（Ｓ１）７６をリードフレーム７２のアイランド部７２ａに半田ボール７７により固着し、ゲート電極（Ｇ１）７８をリードフレーム７３のアイランド部７３ａに半田ボール７７により固着している。
【００６４】
また、ニッケルまたは半田メッキされた銅製の第２のリードフレーム７９のアイランド部７９ａを第１のｎ−ＭＯＳチップ７４の第２電極面、例えば裏側電極面のドレイン電極（Ｄ１）８０に導電性接着剤（図示せず）により固着している。このドレイン電極（Ｄ１）８０は、第２電極面の全面に形成されている。
【００６５】
さらに、第２のリードフレーム７９上に第２のＳＢＤチップ８１のアノード電極（Ａ）８２を下向きに載置し、アノード電極（Ａ）８２をリードフレーム７９のアイランド部７９ａに半田ボール８３により固着している。
【００６６】
これにより、第１のｎ−ＭＯＳチップ７４のドレイン電極（Ｄ１）８０と第２のＳＢＤチップ８１のアノード電極（Ａ）８２が第２のリードフレーム７９のアイランド部７９ａを介して電気的に接合され、且つ第２のリードフレーム７９を外部回路に接続するための外部端子としている。
【００６７】
また、ニッケルまたは半田メッキされた銅製の第３のリードフレーム８４のアイランド部８４ａを第２のＳＢＤチップ８１のカソード電極（Ｃ）８５に導電性接着剤（図示せず）を用いて固着している。
【００６８】
そして、第１のｎ−ＭＯＳチップ７４および第２のＳＢＤチップ８１と第１乃至第３のリードフレーム７２、７３、７９、８４の固着部分とを樹脂８６でモールドして６ピンのＤＩＰ型の半導体装置７１としている。
【００６９】
そして、この半導体装置７１を等価回路で示すと、図４（ｃ）のように、第１のｎ−ＭＯＳチップ７４と第２のＳＢＤチップ８１が直列接合され、第１のリードフレーム７２および７３がそれぞれソース端子Ｓ１およびゲート端子Ｇ１、第２のリードフレーム７９がドレイン端子Ｄ１兼アノート端子Ａ、第３のリードフレーム８４がカソード端子Ｃとなる。
【００７０】
以上説明したように、本発明の第４の実施の形態の半導体装置では、第１のｎ−ＭＯＳチップ７４のドレイン電極（Ｄ１）８０と第２のＳＢＤチップ８１をアノード電極（Ａ）８２を対向して積層配置し、第１のリードフレーム７２、７３を第１のｎ−ＭＯＳチップ７４のソース電極（Ｓ１）７６側に配置し、第２のリードフレーム７９を第１のｎ−ＭＯＳチップ７４と第２のＳＢＤチップ８１間に配置し、第３のリードフレーム８４を第２のＳＢＤチップ８１のカソード電極（Ｃ）８５側に配置して、ｎ−ＭＯＳチップ７４のソース（Ｓ１）７６、ゲート（Ｇ１）７８、ドレイン電極（Ｄ１）８０およびＳＢＤチップ８１のアノード（Ａ）８２、カソード電極（Ｃ）８５とそれぞれ接続している。
【００７１】
これにより、表裏面に電極を有し機能の異なる半導体チップを容易に積層することが可能である。
【００７２】
（第４の実施の形態の変形例１）
図５は本発明の第４の実施の形態の変形例１に係わる半導体装置を示す図で、図５（ａ）はその平面図、図５（ｂ）は図５（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図５（ｃ）はその等価回路を示す図である。本変形例において、上記第４の実施の形態と同一の構成部分には、同一符号を付して、その説明を省略する。
【００７３】
本変形例が上記第４の実施の形態と異なる点は、第２のＳＢＤチップの極性を反転させてｐ−ＭＯＳチップのドレイン電極（Ｄ１）とＳＢＤチップのカソード電極（Ｃ）を接続して積層したことにある。
【００７４】
即ち、第２のリードフレーム７９のアイランド部７９ａにＳＢＤチップ８１のカソード電極（Ｃ）８５を導電性接着剤（図示せず）で固着し、アノード電極（Ａ）８２を第３のリードフレーム８４のアイランド部８４ａに半田ボール８３により固着している。
【００７５】
そして、この半導体装置７１を等価回路で示すと、図５（ｃ）のように、第１のｐ−ＭＯＳチップ７４と第２のＳＢＤチップ８１が直列接合され、第１のリードフレーム７２および７３がそれぞれソース端子Ｓ１およびゲート端子Ｇ１、第２のリードフレーム７９がドレイン端子Ｄ１兼カソード端子Ｃ、第３のリードフレーム８４がアノード端子となる。
【００７６】
以上説明したように、上述の変形例１では、第１のｎ−ＭＯＳチップ７４のドレイン電極（Ｄ１）８０と第２のＳＢＤチップ８１をカソード電極（Ｃ）８５を対向して積層配置し、第１のリードフレーム７２、７３を第１のｎ−ＭＯＳチップ７４のソース電極（Ｓ１）７６側に配置し、第２のリードフレーム７９を第１のｎ−ＭＯＳチップ７４と第２のＳＢＤチップ８１間に配置し、第３のリードフレーム８４を第２のＳＢＤチップ８１のアノード電極（Ａ）８２側に配置して、ｎ−ＭＯＳチップ７４のソース（Ｓ１）７６、ゲート（Ｇ１）７８、ドレイン電極（Ｄ１）８０およびＳＢＤチップ８１のアノード（Ａ）８２、カソード電極（Ｃ）８５とそれぞれ接続している。
【００７７】
これにより、表裏面に電極を有し機能の異なる半導体チップを容易に積層することが可能である。
【００７８】
（第４の実施の形態の変形例２）
図６は本発明による第４の実施の形態の変形例２に係わる半導体装置を示す図で、図６（ａ）はその平面図、図６（ｂ）は図６（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図６（ｃ）はその等価回路を示す図である。本変形例において、上記第４の実施の形態と同一の構成部分には、同一符号を付して、その説明を省略する。
【００７９】
本変形例が上記第４の実施の形態と異なる点は、第２のＳＢＤチップの極性を反転させて第１のｐ−ＭＯＳチップのソース電極（Ｓ１）とＳＢＤチップのカソード（Ｃ）を接続して積層したことにある。
【００８０】
即ち、第１のリードフレーム７２のアイランド部７２ａに第１のｐ−ＭＯＳチップ７４のドレイン電極（Ｄ１）８０を導電性接着剤（図示せず）で固着し、ゲート電極（Ｇ１）７８を第２のリードフレーム７９のアイランド部７９ａに半田ボール７７により固着している。
【００８１】
また、第２のＳＢＤチップ８１のカソード電極（Ｃ）８５を第１のｐ−ＭＯＳチップ７４のソース電極（Ｓ１）７６に導電性接着剤（図示せず）で固着し、アノード電極（Ａ）８２を第３のリードフレーム８４のアイランド部８４ａに半田ボール８３により固着している。
【００８２】
そして、この半導体装置７１を等価回路で示すと、図６（ｃ）のように、第１のｐ−ＭＯＳチップ７４と第２のＳＢＤチップ８１が直列接合され、第１のリードフレーム７２がドレイン端子Ｄ１、第２のリードフレーム７９がゲート端子Ｇ１、第３のリードフレーム８４がアノード端子Ａとなる。
【００８３】
以上説明したように、上述の変形例２では、第１のｐ−ＭＯＳチップ７４のソース電極（Ｓ１）７６と第２のＳＢＤチップ８１をカソード電極（Ｃ）８５を対向して積層配置し、第１のリードフレーム７２を第１のｐ−ＭＯＳチップ７４のドレイン電極（Ｄ１）８０側に配置し、第２のリードフレーム７９を第１のｐ−ＭＯＳチップ７４のゲート電極（Ｇ１）７８側に配置し、第３のリードフレーム８４を第２のＳＢＤチップ８１のアノード電極（Ａ）８２側に配置して、ｐ−ＭＯＳチップ７４の、ゲート（Ｇ１）７８、ドレイン電極（Ｄ１）８０およびＳＢＤチップ８１のアノード（Ａ）８２とそれぞれ接続している。
【００８４】
これにより、表裏面に電極を有し機能およびサイズの異なる半導体チップを容易に積層することが可能である。
【００８５】
（第５の実施の形態）
図７は本発明の第５の実施の形態に係わる半導体装置を示す図で、図７（ａ）はその平面図、図７（ｂ）は図７（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図７（ｃ）はその等価回路を示す図である。
【００８６】
図に示すように、本実施の形態の半導体装置１０１は、一方が表裏面に電極を有し、他方が表面に電極を有し、且つ機能およびサイズの異なる２つの半導体チップ、例えば表面にゲート電極（Ｇ）とソース電極（Ｓ）および裏面にドレイン電極（Ｄ）を有するｎ−ＭＯＳチップと、表面に入力電極（Ｉ）および出力電極（Ｏ）を有する集積回路チップ（以下、単にＩＣチップという）を積層し、第１のｎ−ＭＯＳチップの表面と第２のＩＣチップの裏面とを絶縁部材、例えば絶縁膜を介して接着剤で固着し、６ピンのＤＩＰ型パッケージに収納した場合の例である。
【００８７】
即ち、ニッケルまたは半田メッキされた銅製の第１のリードフレーム１０２上に第１のｎ−ＭＯＳチップ１０４の第１電極面、例えば表側電極面１０５を上向きにして載置し、ドレイン電極（Ｄ１）１０６をリードフレーム１０２のアイランド部１０２ａに導電性接着剤（図示せず）により固着している。このドレイン電極（Ｄ１）１０６は、第２電極面の全面に形成されている。
【００８８】
この第１のｎ−ＭＯＳチップ１０４に第２のＩＣチップ１０７を絶縁膜１０８を介して接着剤（図示せず）で固着している。この絶縁膜１０８は、例えば、蒸着やスパッタリング法でＳｉＯ２を予め第２のＩＣチップ１０７の裏面にコーティングすることにより形成されるが、第１のｎ−ＭＯＳチップ１０４の対応する部分に形成しておいても構わない。
【００８９】
そして、ニッケルまたは半田メッキされた銅製の第２のリードフレーム１０９、１１０におけるリードフレーム１０９のアイランド部１０９ａを第１のｎ−ＭＯＳチップ１０４のゲート電極（Ｇ１）１１１に半田ボール１１２により固着し、リードフレーム１０９のアイランド部１０９ｂを第２のＩＣチップ１０７の出力電極（Ｏ）１１３に半田ボール１１４により固着している。
【００９０】
同じくリードフレーム１１０のアイランド部１１０ａを第１のｎ−ＭＯＳチップ１０４のソース電極（Ｓ１）（図示せず）に半田ボール１１２により固着している。
【００９１】
これにより、第１のｎ−ＭＯＳチップ１０４のゲート電極（Ｇ１）１１１と第２のＩＣチップ１０７の出力電極（Ｏ）１１３が第２のリードフレーム１０９のアイランド部１０９ａおよびアイランド部１０９ｂを介して電気的に接合され、且つ第２のリードフレーム１０９を外部回路に接続するための外部端子としている。
【００９２】
また、ニッケルまたは半田メッキされた銅製の第３のリードフレーム１１６のアイランド部１１６ａを第２のＩＣチップ１０７の入力電極（Ｉ）１１７に半田ボール１１４により固着している。
【００９３】
そして、第１のｎ−ＭＯＳチップ１０４および第２のＩＣチップ１０７と第１乃至第３のリードフレーム１０２，１０９，１１０，１１６の固着部分とを樹脂１１８でモールドして６ピンのＤＩＰ型の半導体装置１０１としている。
【００９４】
そして、この半導体装置１０１を等価回路で示すと、図７（ｃ）のように、第１のｎ−ＭＯＳチップ１０４と第２のＩＣチップ１０７が直列接合され、第１のリードフレーム１０２がドレイン端子Ｄ１、第２のリードフレーム１０９および１１０がそれぞれゲート端子Ｇ１兼出力端子Ｏおよびソース端子Ｓ１、第３のリードフレーム１１５が入力端子Ｉとなる。
【００９５】
以上説明したように、本発明の第５の実施の形態の半導体装置では、第１のｎ−ＭＯＳチップ１０４と第２のＩＣチップ１０７が絶縁膜１０８を介して積層固着され、第１のリードフレーム１０２を第１のｎ−ＭＯＳチップ１０４のドレイン電極（Ｄ１）１０６側に配置し、第２のリードフレーム１０９、１１０を第１のｎ−ＭＯＳチップ１０４のゲート電極（Ｇ１）１１１と第２のＩＣチップ１０７の出力電極（Ｏ）１１３側に配置し、第３のリードフレーム１１６を第２のＩＣチップ１０７の入力電極（Ｉ）１１７側に配置して、ｎ−ＭＯＳチップ１０４のソース、ゲート（Ｇ１）１１１、ドレイン電極（Ｄ１）１０６およびＩＣチップ１０７の入力電極（Ｉ）１１７、出力電極（Ｏ）１１３とそれぞれ接続している。
【００９６】
これにより、機能およびサイズの異なる半導体チップを容易に積層することが可能である。
【００９７】
（第６の実施の形態）
図８は、本発明の第６の実施の形態に係わる半導体装置を示す図で、図８（ａ）はその断面図、図８（ｂ）はその外観を示す斜視図、図８（ｃ）はその等価回路を示す図である。本実施の形態において、上記第５の実施の形態と同一の構成部分には、同一符号を付して、その説明を省略する。
【００９８】
図に示すように、本実施の形態の半導体装置１２１が第５の実施の形態と異なる点は、第１のｐ−ＭＯＳチップ上に第２のＩＣチップが積層され、更にこの第１のｐ−ＭＯＳチップを表裏面に電極を有した異なる極性の第３の半導体チップ、例えば表面にゲート電極（Ｇ）とソース電極（Ｓ）および裏面にドレイン電極（Ｄ）を有するｎ−ＭＯＳチップ上に積層して、第１のｐ−ＭＯＳチップと第３のｎ−ＭＯＳチップのドレイン電極（Ｄ）同士を接続したことにある。
【００９９】
即ち、第１のリードフレーム１０２のアイラント部１０２ａの表裏両面に第１のｐ−ＭＯＳチップ１２２のドレイン電極（Ｄ１）１０６および第３のｎ−ＭＯＳチップ１２４のドレイン電極（Ｄ３）１２５をそれぞれ向け、且つ導電性接着剤（図示せず）で固定している。
【０１００】
また、ニッケルまたは半田メッキされた銅製の第４のリードフレーム１２６、１２７の上に第３のｎ−ＭＯＳチップ１２４の第１電極面、例えば表面電極面１２８を下向きにして載置し、ソース電極（Ｓ３）１２９を第４のリードフレーム１２６のアイランド部１２６ａに半田ボール１３０より固着し、ゲート電極（Ｇ３）１３１を第４のリードフレーム１２７のアイランド部１２７ａに半田ボール１３０により固着している。
【０１０１】
そして、第１乃至第３の半導体チップ１２２、１０７、１２４と第１乃至第４のリードフレーム１０２、１０９、１１０、１１６、１２６、１２７の固着部分とを樹脂１１８でモールドして、図８（ｂ）に示すように、第１乃至第４のリードフレームの各リードが水平面内で一方向（Ｘ軸方向）とそれと直角な方向（Ｙ軸方向）、および垂直面内でＸ軸方向とＹ軸方向にともに垂直な方向（Ｚ軸方向）で、互いに異なる方向に引き出されている半導体装置１２１としている。
【０１０２】
即ち、水平面内で第１のリードフレーム１０２、第２のリードフレーム１０９第３のリードフレーム１１６、及び第４のリードフレーム１２７のリードをＸ軸方向に配置し、第２のリードフレーム１１０（図示せず）及び第４のリードフレーム１２６のリードをＹ軸方向に配置し、更に第２のリードフレーム１０９、１１０、及び第３のリードフレーム１１６のリードをＺ軸方向に移動配置している。
【０１０３】
そして、この半導体装置１２１を等価回路で示すと、図８（ｃ）のように、第１のｐ−ＭＯＳチップ１２２、第２のＩＣチップ１０７および第３のｎ−ＭＯＳチップ１２４が直列接合され、第１のリードフレーム１０２がドレイン端子Ｄ１兼ドレイン端子Ｄ３、第２のリードフレーム１０９および１１０（図示せず）がそれぞれゲート端子Ｇ１兼出力端子Ｏおよびソース端子Ｓ１、第３のリードフレーム１１６が入力端子Ｉ、第４のリードフレーム１２６および１２７がそれぞれソース端子（Ｓ３）およびゲート端子（Ｇ３）となる。
【０１０４】
以上説明したように、本発明の第６の実施の形態の半導体装置では、第１のｐ−ＭＯＳチップ１２２と第２のＩＣチップ１０７が絶縁膜１０８を介して積層固着され、第１のｐ−ＭＯＳチップ１２２と第３のｎ−ＭＯＳチップ１２４をドレイン電極を対向させて積層配置し、第１のリードフレーム１０２を第１のｐ−ＭＯＳチップ１２２のドレイン電極（Ｄ１）１０６と第３のｎ−ＭＯＳチップ１２４のドレイン電極（Ｄ３）１２５間に配置し、第２のリードフレーム１０９、１１０を第１のｐ−ＭＯＳチップ１２２のゲート電極（Ｇ１）１１１と第２のＩＣチップ１０７の出力電極（Ｏ）１１３側に配置し、第３のリードフレーム１１６を第２のＩＣチップ１０７の入力電極（Ｉ）１１７側に配置し、第４のリードフレーム１２６、１２７を第３のｎ−ＭＯＳチップ１２４のソース電極（Ｓ３）１２９とゲート電極（Ｇ３）１３１側に配置して、ｐ−ＭＯＳチップ１２２とｎ−ＭＯＳチップ１２４のソース（Ｓ３）１２９、ゲート（Ｇ１）１１１，（Ｇ３）１３１、ドレイン電極（Ｄ１）１０６，（Ｄ３）１２５、およびＩＣチップ１０７の入力電極（Ｉ）１１７、出力電極（Ｏ）１１３とそれぞれ接続している。
【０１０５】
これにより、機能およびサイズの異なる半導体チップを容易に積層することが可能である。
【０１０６】
上述した各実施の形態においては、表裏面に電極を有する半導体チップ同士、トランジスタ、ダイオード、集積回路などの機能およびサイズの異なる半導体チップを積層する場合について説明したが、本発明はこれに限定されるものではなく、この発明の主旨を逸脱しない範囲で、種々変形して実施することが可能である。
【０１０７】
例えば、第１乃至第５の実施の形態では、第１乃至第３のリードフレームのリードが一方向に配列されるデュアルインラインパッケージ（ＤＩＰ）型構造の場合について説明したが、これに限定されるものではなく、第１乃至第３のリードフレームのリードが図９（ａ）乃至図９（ｄ）に示すように、Ｘ軸方向およびＹ軸方向で互いに異なる方向に引き出されているクアッドフラットパッケージ（ＱＦＰ）型構造にしてもよい。
【０１０８】
また、リードフレームのリード端子がクランク状に折れ曲がった形状の場合を示したが、これに限定されるものではなく、図１０に示すようにリードフレームのリード端子をフラットにしたフラットリードパッケージとし、パッケージの表面に半導体チップの電極あるいは電極上に絶縁固着された金属板からなる放熱板を露出させた構造としても差し支えない。
【０１０９】
更に、第３のリードフレームのアイランド部に、図１１に示すように、放熱板１５１を半田ボール１５２により固着し、樹脂モールドされていない半導体装置としてもよい。
【０１１０】
これにより、更に機能やサイズの異なる多数の半導体チップを組み合わせて多段に積層しても構わない。
【０１１１】
また、第１乃至第３の半導体チップを積層して第１乃至第３のリードフレームにより接続する場合について説明したが、これに限定されるものではなく信号配線がパターニングされたプリント基板、フィルム基板、あるいはそれらを組み合わせたものとしても構わない。
【０１１２】
半田ボールを用いて電極とアイランド部を接合する場合について説明したが、これに限定されるものではなく、半田層、金ボール、金バンプ、金属ポストなどを用いて接続しても構わない。
【０１１３】
リードフレームのアイランド部と半導体チップの電極面、あるいは半導体チッブの電極面同士を導電性接着剤で固定する場合について説明したが、これに限定されるものではなく、半田ボールにより固着しても構わない。
【０１１４】
更に、第１または第２の半導体チップが表裏面に電極を有する縦型絶縁ゲート電界効果トランジスタの場合について説明したが、これに限定されるものではなく、同じ縦型であればバイポーラトランジスタや絶縁ゲートバイポーラトランジスタとしてもよく、あるいはそれらを組み合わせたものとしても構わない。また、組み合わせによっては裏面に電極を有しない横型の半導体チップであっても特に差し支えない。
【０１１５】
半導体チップが集積回路チップの場合には、アナログＩＣチップ、ディジタルＩＣチップあるいはアナログディジタル混載ＩＣチップであっても構わない。
【０１１６】
更に、また、半導体チップとリードフレームとを樹脂でモールドする場合について説明したが、これに限定されるものではなく、樹脂モールドされていない半導体装置としても構わない。
【０１１７】
能動素子である半導体チップ同士を組み合わせて積層する場合について説明したが、これに限定されるものではなく、受動素子、例えば抵抗素子を介在させて積層しても構わない。
【０１１８】
ニッケルまたは半田メッキされた銅製のリードフレームを使用する場合について説明したが、メッキされていなくても特に差し支えない。
【０１１９】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、表裏面に電極を有する半導体チップを容易に積層することができる。
【０１２０】
また、別の発明の半導体装置によれば、機能およびサイズの異なる複数の半導体チップを容易に積層することができる。
【０１２１】
従って、小型、軽量な半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わる半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図１（ｃ）はその等価回路を示す図。
【図２】本発明の第２の実施の形態に係わる半導体装置を示す図で、図２（ａ）はその平面図、図２（ｂ）は図２（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図２（ｃ）はその等価回路を示す図。
【図３】本発明の第３の実施の形態に係わる半導体装置を示す図で、図３（ａ）はその平面図、図３（ｂ）は図３（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図３（ｃ）はその等価回路を示す図。
【図４】本発明の第４の実施の形態に係わる半導体装置を示す図で、図４（ａ）はその平面図、図４（ｂ）は図４（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図４（ｃ）はその等価回路を示す図。
【図５】本発明の第４の実施の形態の変形例１に係わる半導体装置を示す図で、図５（ａ）はその平面図、図５（ｂ）は図５（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図５（ｃ）はその等価回路を示す図。
【図６】本発明の第４の実施の形態の変形例２に係わる半導体装置を示す図で、図６（ａ）はその平面図、図６（ｂ）は図６（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図６（ｃ）はその等価回路を示す図。
【図７】本発明の第５の実施の形態に係わる半導体装置を示す図で、図７（ａ）はその平面図、図７（ｂ）は図７（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図、図７（ｃ）はその等価回路を示す図。
【図８】本発明の第６の実施の形態に係わる半導体装置を示す図で、図８（ａ）はその断面図、図８（ｂ）は樹脂モールドしたその外観図、図８（ｃ）はその等価回路を示す図。
【図９】本発明の第１乃至第５の実施の形態に係わる半導体装置の他の変形例を示す平面図。
【図１０】本発明の第１乃至第５の実施の形態に係わる半導体装置の他の変形例を示す側面図。
【図１１】本発明の第１乃至第５の実施の形態に係わる半導体装置の他の変形例を示す断面図。
【図１２】従来の半導体装置の要部を示す断面図。
【図１３】従来の別の半導体装置の要部を示す断面図。
【符号の説明】
１１、４１、７１、１０１、１２１ 半導体装置
１２、１３、４２、７２、７３、１０２ 第１のリードフレーム
１４、７４、１０４ 第１のｎ−ＭＯＳチップ
１５、２４、４５、５３、７５、１０５、１２８ 第１電極面
１６、２５、５１、５９、７６、１２９ ソース電極
１７、２６、４９、５７、７８、１１１、１３１ ゲート電極
１８、２７、５０、５８、７７、８３、１１２、１１４、１３０、１５２ 半田ボール
１９、２０、４７、４８、７９１０９、１１０ 第２のリードフレーム
２１、２９、４６、５４、８０、１０６、１２５ ドレイン電極（第２電極面）
２２、１０８ 絶縁膜（絶縁部材）
２３、５２ 第２のｎ−ＭＯＳチップ
２８、３１、３２、５５、５６、８４、１１６ 第３のリードフレーム
３０、６０、８６、１１８ 樹脂（封止手段）
１２ａ、１３ａ、１９ａ、２０ａ、２８ａ、３１ａ、３２ａ、４２ａ、４７ａ、４８ａ、５５ａ、５６ａ、７２ａ、７３ａ、７９ａ、８４ａ、１０２ａ、１０９ａ、０９ｂ、１１０ａ、１１６ａ、１２６ａ、１２７ａ アイランド部
４４、１２２ 第１のｐ−ＭＯＳチップ
８１ 第２のＳＢＤチップ
８２ アノード電極
８５ カソード電極
１０７ 第２のＩＣチップ
１１３ 出力電極
１１７ 入力電極
１２４ 第３のｎ−ＭＯＳチップ
１２６、１２７ 第４のリードフレーム
１４５、１５１ 放熱板
Claims (12)
- 一面に設けられた複数の第１電極とこの一面と対向する他面に設けられた単一の第２電極を有する第１および第２の半導体チップと、
前記第１の半導体チップの複数の第１電極にそれぞれ固着された複数の第１のリードフレームと、
前記第１の半導体チップとこの上に同じ向きに載置される前記第２の半導体チップとの間にそれぞれ配置されて、前記第２の半導体チップの複数の第１電極のうちの一つの電極と前記第１の半導体チップの第２電極とに固着され、また前記第２の半導体チップの複数の第１の電極のうちの他の電極と前記第１の半導体チップの第２電極との間に絶縁部材を介在させて固着された複数の第２のリードフレームと、
前記第２の半導体チップの第２電極に固着された第３のリードフレームと、
を有することを特徴とする半導体装置。 - 一面に設けられた複数の第１電極とこの一面と対向する他面に設けられた単一の第２電極を有する第１および第２の半導体チップと、
前記第１の半導体チップの複数の第１電極にそれぞれ固着された複数の第１のリードフレームと、
前記第１の半導体チップとこの上に反対の向きに載置される前記第２の半導体チップとの間に配置されて、前記第１および第２の半導体チップの第２電極に固着された第２のリードフレームと、
前記第２の半導体チップの複数の第１電極にそれぞれ固着された複数の第３のリードフレームと、
を有することを特徴とする半導体装置。 - 一面に設けられた複数の第１電極とこの一面と対向する他面に設けられた単一の第２電極を有する第１の半導体チップと、
一面に設けられた複数の第１電極とこの一面と対向する他面に設けられた単一の電極を有して前記第１の半導体チップとサイズの異なる第２の半導体チップと、前記第１の半導体チップの第２電極に固着された第１のリードフレームと、
前記第１の半導体チップとこの上に同じ向きに載置される前記第２の半導体チップとの間にそれぞれ配置されて、前記第１の半導体チップの複数の第１電極のうちの一つの電極と前記第２の半導体チップの第２電極とに固着され、また前記第１の半導体チップの複数の第１電極のうちの他の電極に固着された複数の第２のリードフレームと、
前記第２の半導体チップの複数の第１電極にそれぞれ固着された複数の第３のリードフレームと、
を有することを特徴とする半導体装置。 - 一面に設けられた複数の第１電極とこの一面と対向する他面に設けられた単一の第２電極を有する第１の半導体チップと、
一面に設けられた単一の第１電極とこの一面と対向する他面に設けられた単一の第２電極を有する第２の半導体チップと、
前記第１の半導体チップの複数の第１電極にそれぞれ固着された複数の第１のリードフレームと、
前記第１の半導体チップとこの上に載置される前記第２の半導体チップとの間に配置されて、前記第１の半導体チップの第２電極と前記第２の半導体チップの第１電極に固着された第２のリードフレームと、
前記第２の半導体チップの第２電極に固着された第３のリードフレームと、
を有することを特徴とする半導体装置。 - 一面に設けられた複数の第１電極とこの一面と対向する他面に設けられた単一の第２電極を有する第１の半導体チップと、
一面に設けられた単一の第１電極とこの一面と対向する他面に設けられた単一の第２電極を有する第２の半導体チップと、
前記第１の半導体チップの複数の第１電極にそれぞれ固着された複数の第１のリードフレームと、
前記第１の半導体チップとこの上に載置される前記第２の半導体チップとの間に配置されて、前記第１の半導体チップの第２電極と前記第２の半導体チップの第２電極に固着された第２のリードフレームと、
前記第２の半導体チップの第１電極に固着された第３のリードフレームと、
を有することを特徴とする半導体装置。 - 一面に設けられた複数の第１電極とこの一面と対向する他面に設けられた単一の第２電極を有する第１の半導体チップと、
一面に設けられた単一の第１電極とこの一面と対向する他面に設けられた単一の第２電極を有して前記第１の半導体チップとサイズの異なる第２の半導体チップと、
前記第１の半導体チップの第２電極に固着された第１のリードフレームと、
前記第１の半導体チップの複数の第１電極のうちの一つの電極に固着された第２のリードフレームと、
前記第１の半導体チップの複数の第１電極のうち他の電極と前記第２の半導体チップの第１電極とを直接接合して前記第１の半導体チップに載置された前記第２の半導体チップの第２電極に固着された第３のリードフレームと、
を有することを特徴とする半導体装置。 - 一面に設けられた複数の第１電極とこの一面と対向する他面に設けられた単一の第２電極を有する第１の半導体チップと、
一面に設けられた複数の第３電極を有して前記第１の半導体チップとサイズの異なる第２の半導体チップと、
前記第１の半導体チップとこの上に第３の電極面を上にして載置される前記第２の半導体チップとの間に介在され、前記第１および第２の半導体チップを電気的に絶縁するための絶縁部材と、
前記第１半導体チップの第２電極に固着された第１のリードフレームと、
前記第１の半導体チップの複数の第１電極のうちの一つの電極と前記第２の半導体チップの複数の第３電極のうちの一つの電極とに跨って固着され、また前記第１の半導体チップの第１電極のうちの他の電極に固着された複数の第２のリードフレームと、
前記第２の半導体チップの複数の第３電極のうちの他の電極に固着された第３のリードフレームとを有することを特徴とする半導体装置。 - 一面に設けられた複数の第１電極とこの一面と対向する他面に設けられた単一の第２電極を有する第１および第２の半導体チップと、
一面に設けられた複数の第３電極を有して前記第１および第２の半導体チップとサイズの異なる第３の半導体チップと、
前記第１の半導体チップの複数の第１電極にそれぞれ固着された複数の第１のリードフレームと、
前記第１の半導体チップとこの上に反対の向きに載置される前記第２の半導体チップとの間に配置されて、前記第１および第２の半導体チップの第２電極に固着された第２のリードフレームと、
前記第２の半導体チップの複数の第１電極のうちの一つの電極と前記第３の半導体チップの複数の第３電極のうちの一つの電極とに跨って固着され、また前記第１の半導体チップの複数の第１電極のうちの他の電極に固着された複数の第３のリードフレームと、
前記第３の半導体チップの複数の第３電極のうちの他の電極に固着された第４のリードフレームと、
を有することを特徴とする半導体装置。 - 前記第１乃至第３の半導体チップの電極と前記第１乃至第４のリードフレームとの固着は、金属ボールまたは金属ポストによることを特徴とする請求項１乃至請求項８のいずれか１項に記載の半導体装置。
- 前記第１乃至第４のリードフレームのリードがＸ軸方向、Ｙ軸方向、またはＺ軸方向で互いに異なる方向に引き出されていることを特徴とする請求項１乃至請求項８のいずれか１項に記載の半導体装置。
- 前記第１乃至第３の半導体チップと前記第１乃至第４のリードフレームの固着部分とを封止する封止手段を有することを特徴とする請求項１乃至請求項８のいずれか１項に記載の半導体装置。
- 前記封止手段は、樹脂封止であることを特徴とする請求項１１に記載の半導体装置。
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