JP2002368045A

JP2002368045A - 半導体装置およびその製造方法

Info

Publication number: JP2002368045A
Application number: JP2001173873A
Authority: JP
Inventors: Masako Sasaki; 雅子佐々木; Tomoaki Shimoishi; 智明下石; Toshio Nakamura; 寿雄中村; Seiichi Ichihara; 誠一市原; Hiroshi Kawakubo; 浩川窪
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 2001-06-08
Filing date: 2001-06-08
Publication date: 2002-12-20

Abstract

(57)【要約】【課題】リード本数を減らしてパッケージサイズの縮
小化を実現することができる半導体装置およびその製造
方法を提供する。【解決手段】メモリなどのＴＣＰであって、所定の回
路が形成されたチップ１と、このチップ１の電極に接続
されるテープ状基板２と、チップ１の表面、およびこの
チップ１の電極とテープ状基板２のインナーリードとの
接続部分などを封止する樹脂封止材３などから構成さ
れ、テープ状基板２として、テープ基材５の表面にリー
ド６のインナーリード９、このインナーリード９につな
がるアウターリード１０を形成し、このリード６にスル
ーホール８を通じて電気的に接続され、テープ基材５の
裏面にもベタパターンの配線７を形成することにより、
遠くの電源電位、グランド電位などの同一機能のリード
６をスルーホール８を介してベタパターンの配線７でま
とめることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特にＴＣＰ（ＴａｐｅＣａｒｒｉｅｒ
Ｐａｃｋａｇｅ）のパッケージサイズの縮小化に適用し
て有効な技術に関する。

【０００２】

【従来の技術】本発明者が検討した技術として、ＴＣＰ
の製造方法に関しては、以下のような技術が考えられ
る。たとえば、メモリＴＣＰを搭載したモジュールは、
搭載数が増えるとメモリ容量が増えるため、容量を増加
する場合には搭載数は重要となる。この搭載数を増やす
ためには、ＴＣＰの外形を小さくする必要が生じる。現
状のテープ形状は、リードの本数により外形サイズが決
まる場合が多い。

【０００３】なお、このようなＴＣＰの製造方法に関す
る技術としては、たとえば２０００年７月２８日、株式
会社工業調査会発行、社団法人エレクトロニクス実装学
会編の「エレクトロニクス実装大事典」（Ｐ７１０な
ど）に記載される技術などが挙げられる。

【０００４】

【発明が解決しようとする課題】ところで、前記のよう
なＴＣＰの製造方法について、本発明者が検討した結
果、以下のようなことが明らかとなった。たとえば、前
記のようなメモリＴＣＰを搭載したモジュールにおい
て、メモリＴＣＰを数多く搭載することを目標とする
と、ＴＣＰの外形は小さくする必要がある。そこで、Ｔ
ＣＰの切断・成形後のチップ側から見た平面図を示す図
１３を用いて検討する。

【０００５】図１３において、（ａ）のようにチップサ
イズが大きい場合、アウターリードの本数が多くてもチ
ップの中にリードが収まるため、リードの本数で外形サ
イズが決まらない。しかし、（ｂ）のようにチップサイ
ズが小さい場合、リードの本数で外形サイズが変わって
くるため、リード数を減らす必要が生じる。ＴＣＰの場
合、隣り合った機能以外は１つのリードにまとめること
ができないため、リード数を減らすためにはチップにて
対応するしか方法がない。

【０００６】そこで、本発明者は、ＴＣＰのテープ構造
に着目し、スルーホールを用いた多層配線層構造のテー
プ形状とすることで、スルーホールによって離れた位置
にある同一機能のリードをまとめてリード本数を減らす
ことが可能となることを見出した。

【０００７】そこで、本発明の目的は、リード本数を減
らしてパッケージサイズの縮小化を実現することができ
る半導体装置およびその製造方法を提供するものであ
る。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１０】本発明は、前記目的を達成するために、バ
スバー機能付きテープ形状、すなわちスルーホールを用
いた多層配線層構造のテープ形状とするものである。こ
れにより、リード本数を減らしてＴＣＰの外形サイズを
縮小することができる。

【００１１】すなわち、本発明による半導体装置は、所
定の回路が形成され、表面上に電極が配置されたチップ
と、このチップの電極に接続される複数のインナーリー
ド、および各インナーリードにつながり外部端子となる
複数のアウターリードを含むテープ状基板と、チップの
表面、およびこのチップの電極とテープ状基板のインナ
ーリードとの接続部分を封止する樹脂封止材とを有する
構成において、テープ状基板を、複数のインナーリード
および複数のアウターリードのうち、第１のインナーリ
ードまたはアウターリードと、この第１のインナーリー
ドまたはアウターリードとは異なる層に形成された第１
の配線とがスルーホールを通じて接続された多層配線層
構造とするものである。

【００１２】さらに、前記半導体装置において、第１の
配線は複数のインナーリードおよび複数のアウターリー
ドの機能に応じて分割されたベタパターンであり、さら
にこのベタパターンは第２のインナーリードまたはアウ
ターリードと同一の層に配置されており、またベタパタ
ーンとチップとの間に絶縁物が配置されているものであ
る。

【００１３】また、本発明による半導体装置の製造方法
は、所定の回路が形成され、表面上に電極が配置された
チップと、このチップの電極に接続される複数のインナ
ーリード、および各インナーリードにつながり外部端子
となる複数のアウターリードを含み、複数のインナーリ
ードおよび複数のアウターリードのうち、第１のインナ
ーリードまたはアウターリードと、この第１のインナー
リードまたはアウターリードとは異なる層に形成された
第１の配線とがスルーホールを通じて接続された多層配
線層構造のテープ状基板とを用意し、このチップの電極
とテープ状基板のインナーリードとのインナーリードボ
ンディングを行い、チップの表面、およびこのチップの
電極とテープ状基板のインナーリードとの接続部分を樹
脂封止材により封止する、各工程を有するものである。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００１５】（実施の形態１）図１は本発明の実施の形
態１の半導体装置を示す断面図、図２および図３は本実
施の形態の半導体装置の製造方法を示すフロー図、図４
は本実施の形態の半導体装置において、テープ状基板の
切断・成形前の状態を示す平面図、図５はリード部分を
詳細に示す拡大平面図である。

【００１６】まず、図１により、本発明の実施の形態１
の半導体装置の構成の一例を説明する。図１は、図５の
Ａ−Ａ’切断線における断面図を示す。また、チップ側
から見た平面図は前述した図１３（ａ）と同様である。

【００１７】本実施の形態の半導体装置は、たとえばメ
モリなどのＴＣＰとされ、所定の回路が形成され、表面
上に電極が配置されたチップ１と、このチップ１の電極
に接続される複数のインナーリード、および各インナー
リードにつながり外部端子となる複数のアウターリード
を含むテープ状基板２と、チップ１の表面、およびこの
チップ１の電極とテープ状基板２のインナーリードとの
接続部分などを封止する樹脂封止材３などから構成され
ている。

【００１８】チップ１は、たとえばメモリなどの所定の
集積回路が内部に形成され、また表面上に複数の電極が
配置され、内部に形成された集積回路の各端子から表面
上の電極まで電気的に接続されている。このチップ１
は、たとえば中心線上に電極が１列で配置されたセンタ
パッド構造となっており、この電極上にはバンプ４が形
成される。

【００１９】テープ状基板２は、たとえばポリイミドな
どのテープ基材５と、このテープ基材５の表面上に形成
された銅箔などのリード６および配線７からなる多層配
線層構造で構成されている。このテープ状基板２は、テ
ープ基材５を挟んで一方の層にリード６、他方の層に配
線７が形成され、たとえば一方の層に形成された電源電
位、グランド電位のリード６がスルーホール８を通じて
他方の層に形成されたベタパターンの配線７と電気的に
接続されている。各リード６は、チップ１の電極に接続
される複数のインナーリード９と、この各インナーリー
ド９に配線の引き回しによりつながり外部端子となる複
数のアウターリード１０の部分からなる。

【００２０】樹脂封止材３は、たとえばエポキシ系など
の絶縁性樹脂材料からなり、この樹脂封止材３によりチ
ップ１の表面、このチップ１の電極とテープ状基板２の
インナーリード９との接続部分、およびチップ１の側面
などが覆われるように封止される。

【００２１】以上のように構成されたＴＣＰは、チップ
１の回路の各端子から、このチップ１の表面上の電極、
テープ状基板２のインナーリード９を通じて、このイン
ナーリード９につながるアウターリード１０まで電気的
に接続された構造となる。

【００２２】次に、図２および図３により、図４、図５
を参照しながら、本実施の形態の半導体装置の製造方法
の一例を説明する。図２および図３において、左側の図
は製造方法の各組立工程を示すフロー図、右側の図は各
組立工程に対応する半導体装置を示す断面図である。ま
た、図４は、切断・成形前のテープ状基板の１個分を示
す。

【００２３】（１）用意工程（ステップＳ１）この用意工程においては、チップ１、テープ状基板２、
樹脂封止材３、バンプ４を形成するための金（Ａｕ）線
などを用意する。テープ状基板２の１個分のパッケージ
に相当する部分は、たとえば図４に示すように、テープ
基材５にデバイスホール１１、アウターリードホール１
２、スプロケットホール１３などの複数の開口部が設け
られ、デバイスホール１１の部分にはリード６のインナ
ーリード９、このインナーリード９に配線の引き回しに
よりつながるアウターリード１０はアウターリードホー
ル１２の部分に形成されている。さらに、アウターリー
ド１０はテストパッド１４まで接続されている。

【００２４】このテープ状基板２は、特に図５に示すよ
うに、テープ基材５を挟んで一方の層、すなわち表面に
リード６、他方の層、すなわち裏面には配線７が形成さ
れている。この配線７は、リード６の機能に応じて分割
された電源電位（Ｖｃｃ）、グランド電位（Ｖｓｓ）の
ベタパターンからなり、デバイスホール１１の両側に配
置されている。たとえば、図５において、右側に電源電
位のベタパターンの配線７が配置され、左側にグランド
電位のベタパターンの配線７が配置されている。これら
の電源電位、グランド電位のベタパターンの配線７は、
スルーホール８を通じて異なる層のリード６のインナー
リード９のみ、あるいはインナーリード９とアウターリ
ード１０の両方に電気的に接続されている。

【００２５】（２）バンプ形成工程（ステップＳ２）このバンプ形成工程においては、チップ１の電極上に、
それぞれ金線を用いてバンプ４を形成する。

【００２６】（３）インナーリードボンディング工程
（ステップＳ３）このインナーリードボンディング工程においては、チッ
プ１の電極上のバンプ４と、テープ状基板２のリード６
のインナーリード９とを、それぞれボンディングツール
を用いてボンディングを行う。

【００２７】（４）樹脂封止工程（ステップＳ４）この樹脂封止工程においては、チップ１の電極、このチ
ップ１の電極上のバンプ４とテープ状基板２のリード６
のインナーリード９との接合部分、チップ１の側面を覆
うように樹脂封止材３を供給し、この電気的な露出部分
を封止する。

【００２８】ここで、バンプ形成工程からインナーリー
ドボンディング工程を経て樹脂封止工程までを行うこと
でＴＣＰの製造工程が終了し、以降は実装基板などへの
実装のために切断工程、成形工程などが行われる。

【００２９】（５）切断工程（ステップＳ５）この切断工程においては、チップ１の電極上のバンプ４
とテープ状基板２のリード６のインナーリード９とのボ
ンディングが終了し、接合部分などが樹脂封止材３によ
り封止されたパッケージのアウターリード１０を、所定
の長さをとって切断する。

【００３０】（６）成形工程（ステップＳ６）この成形工程においては、所定の長さで切断されたアウ
ターリード１０を、たとえばガルウイング状（Ｌ字状）
に成形する。この成形部分が半導体装置の外部端子とな
り、２方向にアウターリードがガルウイング状に形成さ
れたＴＳＯＰと同じような構造の半導体装置が完成す
る。この完成した半導体装置は、たとえば複数個が実装
基板に実装されて、メモリＴＣＰを搭載したメモリモジ
ュールなどとして用いられる。

【００３１】従って、本実施の形態の半導体装置によれ
ば、テープ状基板２として、テープ基材５の表面にリー
ド６、すなわちインナーリード９、このインナーリード
９に配線の引き回しによりつながるアウターリード１０
を形成し、このリード６にスルーホール８を通じて電気
的に接続され、テープ基材５の裏面にもベタパターンの
配線７を形成することにより、遠くの電源電位、グラン
ド電位などの同一機能のリード６をスルーホール８を介
してベタパターンの配線７でまとめることができる。こ
れに対して、たとえば従来のテープ状基板では、テープ
基材の表面にリードが形成され、配線の引き回しが行わ
れているために、隣り合った同一機能はリードをまとめ
ることができるが、離れている同一機能は３次元で引き
回すことができないため、リードをまとめることができ
なかった。

【００３２】この結果、本実施の形態によれば、半導体
装置のリード６のアウターリード１０の本数を減らすこ
とが可能になるため、外形サイズを小さくすることがで
きる。また、外形サイズが小さくなると、チップ１から
テープ状基板２のはみ出し量が減るため、平坦度を確保
することができる。さらに、電源電位、グランド電位の
リード６をそれぞれ同電位にすることができるため、電
気特性を向上させることも可能となる。また、半導体装
置の外形サイズを小さくすることが可能になるため、モ
ジュールへの搭載数も増やすことができ、メモリＴＣＰ
を使用したモジュールに搭載する場合も有利になる。

【００３３】（実施の形態２）図６は本発明の実施の形
態２の半導体装置を示す断面図、図７は本実施の形態の
半導体装置において、テープ状基板の切断・成形前のリ
ード部分を詳細に示す拡大平面図である。図６は、図７
のＢ−Ｂ’切断線における断面図を示す。

【００３４】本実施の形態の半導体装置は、前記実施の
形態１と同様に、たとえばメモリなどのＴＣＰとされ、
前記実施の形態１との相違点は、テープ状基板の電源電
位、グランド電位のベタパターンの配線をデバイスホー
ルの両側にそれぞれ配置するようにした点である。

【００３５】すなわち、本実施の形態の半導体装置は、
たとえば図６に一例を示すように、チップ１、テープ状
基板２ａ、樹脂封止材３などから構成されている。テー
プ状基板２ａは、特に図７に一例を示すように、テープ
基材５ａを挟んで一方の層（表面）にリード６ａ、他方
の層（裏面）には配線７ａが形成されている。この配線
７ａは、リード６ａの機能に応じて分割された電源電位
（Ｖｃｃ）、グランド電位（Ｖｓｓ）のベタパターンか
らなり、たとえば図７において、デバイスホール１１の
右側の上方向に電源電位、下方向にグランド電位のベタ
パターンが分割されて配置され、左側の右方向に電源電
位、左方向にグランド電位のベタパターンが分割されて
配置されている。これらの電源電位、グランド電位のベ
タパターンの配線７ａは、スルーホール８ａを通じて異
なる層のリード６ａのインナーリード９ａのみ、あるい
はインナーリード９ａとアウターリード１０ａの両方に
電気的に接続されている。

【００３６】従って、本実施の形態の半導体装置におい
ても、前記実施の形態１と同様の効果を得ることがで
き、特に本実施の形態においては、デバイスホール１１
の両側に電源電位、グランド電位の配線７ａを形成する
ことにより、半導体装置のリード６ａのアウターリード
１０ａの本数をさらに減らすことができるので、より一
層、外形サイズを小さくすることが可能となる。

【００３７】（実施の形態３）図８は本発明の実施の形
態３の半導体装置を示す断面図、図９は本実施の形態の
半導体装置において、テープ状基板の切断・成形前のリ
ード部分を詳細に示す拡大平面図である。図８は、図９
のＣ−Ｃ’切断線における断面図を示す。

【００３８】本実施の形態の半導体装置は、前記実施の
形態１と同様に、たとえばメモリなどのＴＣＰとされ、
前記実施の形態１との相違点は、テープ状基板のベタパ
ターンの配線をインナーリードまたはアウターリードと
同一の層に配置するようにした点である。

【００３９】すなわち、本実施の形態の半導体装置は、
たとえば図８に一例を示すように、チップ１、テープ状
基板２ｂ、樹脂封止材３などから構成されている。テー
プ状基板２ｂは、特に図９に一例を示すように、テープ
基材５ｂを挟んで一方の層（表面）にリード６ｂ、他方
の層（裏面）には配線７ｂの他に、リード６ｂのインナ
ーリード９ｂの一部が形成されている。この配線７ｂ
は、リード６ｂの機能に応じて分割された電源電位（Ｖ
ｃｃ）、グランド電位（Ｖｓｓ）のベタパターンからな
り、たとえば図９において、デバイスホール１１の右側
に電源電位、左側にグランド電位のベタパターンが分割
されて配置されている。これらの電源電位、グランド電
位のベタパターンの配線７ｂは、同じ層のリード６ｂの
インナーリード９ｂに電気的に接続されたり、スルーホ
ール８ｂを通じて異なる層のリード６ｂのインナーリー
ド９ｂとアウターリード１０ｂの両方、あるいはインナ
ーリード９ｂのみに電気的に接続されている。

【００４０】従って、本実施の形態の半導体装置におい
ても、前記実施の形態１と同様の効果を得ることがで
き、特に本実施の形態においては、テープ状基板２ｂと
して、テープ基材５ｂの表面にリード６ｂ、裏面には配
線７ｂの他にインナーリード９ｂの一部を形成すること
により、半導体装置のリード６ｂのアウターリード１０
ｂの本数をさらに減らすことができるので、より一層、
外形サイズを小さくすることが可能となる。

【００４１】（実施の形態４）図１０は本発明の実施の
形態４の半導体装置を示す断面図である。なお、本実施
の形態の半導体装置において、テープ状基板の切断・成
形前のリード部分を詳細に示す拡大平面図は前記実施の
形態１の図５と同様である。

【００４２】本実施の形態の半導体装置は、前記実施の
形態１と同様に、たとえばメモリなどのＴＣＰとされ、
前記実施の形態１との相違点は、テープ状基板のベタパ
ターンの配線とチップとの間に絶縁物を配置するように
した点である。

【００４３】すなわち、本実施の形態の半導体装置は、
たとえば図１０に一例を示すように、チップ１ａ、テー
プ状基板２、樹脂封止材３などから構成され、特にチッ
プ１ａの表面に電極を除いてレジストなどの絶縁物２１
が配置されている。

【００４４】従って、本実施の形態の半導体装置におい
ても、前記実施の形態１と同様の効果を得ることがで
き、特に本実施の形態においては、チップ１ａの表面に
絶縁物２１を配置することにより、テープ状基板２のベ
タパターンの配線７とチップ１ａとの間の絶縁性を向上
させることが可能となる。

【００４５】（実施の形態５）図１１は本発明の実施の
形態５の半導体装置を示す断面図である。なお、本実施
の形態の半導体装置において、テープ状基板の切断・成
形前のリード部分を詳細に示す拡大平面図は前記実施の
形態１の図５と同様である。

【００４６】本実施の形態の半導体装置は、前記実施の
形態１と同様に、たとえばメモリなどのＴＣＰとされ、
前記実施の形態１との相違点は、テープ状基板のテープ
基材を２層構造にして、１層を絶縁層として機能させる
ようにした点である。

【００４７】すなわち、本実施の形態の半導体装置は、
たとえば図１１に一例を示すように、チップ１、テープ
状基板２ｃ、樹脂封止材３などから構成され、特にテー
プ状基板２ｃのテープ基材５ｃが２層、配線層が２層の
４層構造からなり、１層目にリード６ｃ、２層目にテー
プ基材５ｃ、３層目にベタパターンの配線７ｃ、４層目
に絶縁物としてのテープ基材５ｃがそれぞれ積層されて
形成されている。また、ベタパターンの配線７ｃと、ス
ルーホール８ｃを通じて接続されるリード６ｃのインナ
ーリード９ｃ、アウターリード１０ｃなどの電気的な接
続は前記実施の形態１と同様である。

【００４８】従って、本実施の形態の半導体装置におい
ても、前記実施の形態１と同様の効果を得ることがで
き、またテープ状基板２ｃの裏面にテープ基材５ｃを配
置することにより、前記実施の形態４と同様に、テープ
状基板２ｃのベタパターンの配線７ｃとチップ１との間
の絶縁性を向上させることが可能となる。

【００４９】（実施の形態６）図１２は本発明の実施の
形態６の半導体装置を示す断面図である。なお、本実施
の形態の半導体装置において、テープ状基板の切断・成
形前のリード部分を詳細に示す拡大平面図は前記実施の
形態３の図９と同様である。

【００５０】本実施の形態の半導体装置は、前記実施の
形態１および３と同様に、たとえばメモリなどのＴＣＰ
とされ、前記実施の形態３との相違点は、テープ状基板
のテープ基材を２層構造にして、１層を絶縁層として機
能させるようにした点である。

【００５１】すなわち、本実施の形態の半導体装置は、
たとえば図１２に一例を示すように、チップ１、テープ
状基板２ｄ、樹脂封止材３などから構成され、特にテー
プ状基板２ｄのテープ基材５ｄが２層、配線層が２層の
４層構造からなり、１層目にリード６ｄ、２層目にテー
プ基材５ｄ、３層目にベタパターンの配線７ｄとリード
６ｄの一部のインナーリード９ｄ、４層目に絶縁物とし
てのテープ基材５ｄがそれぞれ積層されて形成されてい
る。また、ベタパターンの配線７ｄと、スルーホール８
ｄを通じて接続されるリード６ｄのインナーリード９
ｄ、アウターリード１０ｄなどの電気的な接続は前記実
施の形態３と同様である。

【００５２】従って、本実施の形態の半導体装置におい
ても、前記実施の形態１および３と同様の効果を得るこ
とができ、またテープ状基板２ｄの裏面にテープ基材５
ｄを配置することにより、前記実施の形態４と同様に、
テープ状基板２ｄのベタパターンの配線７ｄ、リード６
ｄの一部のインナーリード９ｄとチップ１との間の絶縁
性を向上させることが可能となる。

【００５３】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００５４】たとえば、前記実施の形態においては、メ
モリのＴＣＰに適用した場合について説明したが、ロジ
ック、プロセッサなどのＴＣＰや、さらにテープＣＳＰ
（ＣｈｉｐＳｉｚｅＰａｃｋａｇｅ）などにも応用
することができ、特に外部端子数の増加に対して外形サ
イズの縮小化が望まれるパッケージ全般に広くて適用す
ることができる。

【００５５】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５６】（１）テープ状基板にスルーホール構造を
用いることで、離れた位置にある同一機能のリードをま
とめることができるので、リードの本数を減らすことが
可能となる。よって、リード本数を減らすことができる
ので、半導体装置の外形サイズを縮小することが可能と
なる。

【００５７】（２）外形サイズを小さくすることができ
るので、チップからテープ状基板のはみ出し量を減らす
ことができ、この結果、半導体装置の平坦度を確保する
ことが可能となる。

【００５８】（３）電源電位、グランド電位のリードを
それぞれ同電位にすることができるので、半導体装置の
電気特性を向上させることが可能となる。

【００５９】（４）半導体装置の外形サイズを小さくす
ることができるので、メモリＴＣＰを使用したモジュー
ルなどへの搭載数も増加することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の半導体装置を示す断面
図である。

【図２】本発明の実施の形態１の半導体装置の製造方法
を示すフロー図である。

【図３】本発明の実施の形態１において、図２に続く半
導体装置の製造方法を示すフロー図である。

【図４】本発明の実施の形態１において、テープ状基板
の切断・成形前の状態を示す平面図である。

【図５】本発明の実施の形態１において、リード部分を
詳細に示す拡大平面図である。

【図６】本発明の実施の形態２の半導体装置を示す断面
図である。

【図７】本発明の実施の形態２の半導体装置において、
テープ状基板の切断・成形前のリード部分を詳細に示す
拡大平面図である。

【図８】本発明の実施の形態３の半導体装置を示す断面
図である。

【図９】本発明の実施の形態３の半導体装置において、
テープ状基板の切断・成形前のリード部分を詳細に示す
拡大平面図である。

【図１０】本発明の実施の形態４の半導体装置を示す断
面図である。

【図１１】本発明の実施の形態５の半導体装置を示す断
面図である。

【図１２】本発明の実施の形態６の半導体装置を示す断
面図である。

【図１３】（ａ），（ｂ）は本発明の前提として検討し
た半導体装置において、チップサイズとリード位置比較
を説明するための、テープ状基板の切断・成形後の状態
を示す平面図である。

【符号の説明】

１，１ａチップ２，２ａ，２ｂ，２ｃ，２ｄテープ状基板３樹脂封止材４バンプ５，５ａ，５ｂ，５ｃ，５ｄテープ基材６，６ａ，６ｂ，６ｃ，６ｄリード７，７ａ，７ｂ，７ｃ，７ｄ配線８，８ａ，８ｂ，８ｃ，８ｄスルーホール９，９ａ，９ｂ，９ｃ，９ｄインナーリード１０，１０ａ，１０ｂ，１０ｃ，１０ｄアウターリー
ド１１デバイスホール１２アウターリードホール１３スプロケットホール１４テストパッド２１絶縁物

───────────────────────────────────────────────────── フロントページの続き (72)発明者下石智明東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者中村寿雄東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者市原誠一東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者川窪浩東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内Ｆターム(参考） 5F044 MM04 MM25 NN02 NN03 RR18 RR19

Claims

【特許請求の範囲】

【請求項１】所定の回路が形成され、表面上に電極が
配置されたチップと、前記チップの電極に接続される複数のインナーリード、
および各インナーリードにつながり外部端子となる複数
のアウターリードを含み、前記複数のインナーリードお
よび前記複数のアウターリードのうち、第１のインナー
リードまたはアウターリードと、この第１のインナーリ
ードまたはアウターリードとは異なる層に形成された第
１の配線とがスルーホールを通じて接続された多層配線
層構造のテープ状基板と、前記チップの表面、およびこのチップの電極と前記テー
プ状基板のインナーリードとの接続部分を封止する樹脂
封止材と、を有することを特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置において、前記第１の配線は、前記複数のインナーリードおよび前
記複数のアウターリードの機能に応じて分割されたベタ
パターンであることを特徴とする半導体装置。
【請求項３】請求項２記載の半導体装置において、前記ベタパターンは、前記複数のインナーリードおよび
前記複数のアウターリードのうち、第２のインナーリー
ドまたはアウターリードと同一の層に配置されているこ
とを特徴とする半導体装置。
【請求項４】請求項２記載の半導体装置において、前記ベタパターンと前記チップとの間に絶縁物が配置さ
れていることを特徴とする半導体装置。
【請求項５】所定の回路が形成され、表面上に電極が
配置されたチップと、前記チップの電極に接続される複
数のインナーリード、および各インナーリードにつなが
り外部端子となる複数のアウターリードを含み、前記複
数のインナーリードおよび前記複数のアウターリードの
うち、第１のインナーリードまたはアウターリードと、
この第１のインナーリードまたはアウターリードとは異
なる層に形成された第１の配線とがスルーホールを通じ
て接続された多層配線層構造のテープ状基板とを用意す
る工程と、前記チップの電極と前記テープ状基板のインナーリード
とのインナーリードボンディングを行う工程と、前記チップの表面、およびこのチップの電極と前記テー
プ状基板のインナーリードとの接続部分を樹脂封止材に
より封止する工程と、を有することを特徴とする半導体
装置の製造方法。