JP3059097B2 - 電子回路盤とその製造方法 - Google Patents

電子回路盤とその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体チップが装着
された電子回路盤とその製造方法に関し、特にメモリモ
ジュールやインタフェースボード等のような、半導体チ
ップが装着された電子回路盤において、薄くて、構造が
シンプルで、リードフレームが不要で、パッケージ工程
の工数低減が可能で、実装効率を増加させ得、メモリ容
量の増加が可能な、電子回路盤とその製造方法に関す
る。
【０００２】
【従来の技術】最近、特定機能を実行する電子回路を、
数個のＩＣパッケージを回路基板に装着して製造する方
法が用いられている。
【０００３】１例として、コンピュータに広く使用され
ているメモリモジュールの製造において、半導体パッケ
ージを回路基板に装着する方法とその構造とを以下に説
明する。
【０００４】図３は、従来のメモリモジュールを示す平
面図（Ａ）と、側面図（Ｂ）と、部分断面図（Ｃ）であ
る。
【０００５】このモジュールにおいては、半導体パッケ
ージ１２は、回路基板１０に装着されている。回路基板
１０の一方の側には、コネクタ（図示しない）のスロッ
トに挿入して電気的接続をとるタップ端子１４が形成さ
れている。更に、半導体パッケージ１２のリードは、回
路基板１０に形成された配線によってタップ端子１４と
電気的に接続されている。
【０００６】このような従来のメモリモジュールにおい
て、半導体パッケージ１２を回路基板１０の配線と接続
する方法は、表面実装方法と貫通型実装方法とに区分さ
れる。これらのうち、表面実装方法は、リード間隔が極
めて小さいＩＣパッケージを配線と効果的に接続するこ
とができるので、ガル ウイング リード型の半導体素子
の装着に広く利用されている。
【０００７】表面実装方法は、以下のように実施する。
すなわち、回路基板１０に形成されたボンディングパッ
ド１６にソルダペーストを塗布するか、プリントして、
ソルダバンパー１７を形成する。そこで、半導体パッケ
ージ１２を所定の位置に置いた後、リフロー工程を施し
てソルダバンパー１７を溶融させて、半導体パッケージ
１２のリード１３と回路基板１０のボンディングパッド
１６とを接続する。
【０００８】すなわち、先ず回路基板１０を製作し、該
回路基板１０上にソルダベーストを塗布して、回路基板
１０のボンディングパッド１６上に所定のサイズのソル
ダバンパー１７を形成する。次いで、半導体パッケージ
１２を所定位置に装着し、熱処理を施してソルダバンパ
ー１７をリフローさせて半導体パッケージ１２のリード
１３と回路基板１０のボンディングパッド１６とを接続
する。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体パッケージ１２を回路基板１０上に実装する
方法においては、パッケージ化された半導体製品（半導
体パッケージ１２）を回路基板１０に取付けなければな
らないので、工程が難しく、かつ製品実装費用がかさむ
という問題がある。
【００１０】また、パッケージ化された半導体製品（半
導体パッケージ１２）を使用するので、メモリモジュー
ル製品やメモリカードの容積と重量とが増加し、電子機
器の小型化の傾向に不向きであるという問題がある。
【００１１】本発明の目的は、上記従来技術における問
題点を解決して、工程が容易で、容積と重量とを小さく
することが可能な、半導体チップが装着された電子回路
盤とその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本願発明の電子回路盤は、複数の半導体チップと回
路基板とからなる電子回路盤において、上記半導体チッ
プの上面の面積よりも小さい面積の複数の開口を設けた
絶縁体からなる上記回路基板と、上記回路基板上面の上
記開口の周囲に配設したワイヤーボンディングパッド
と、上記回路基板の下面の上記開口の周囲に設けたチッ
プ取付手段と、上記回路基板の下面に上記チップ取付手
段を介して取り付けた上記半導体チップと、上記半導体
チップの上面中央部位に配設したボンディングパッド
と、上記ワイヤーボンディングパッドと上記ボンディン
グパッドとを上記開口を通して接続する複数のワイヤー
と、上記回路基板の上面に形成され、上記ワイヤーボン
ディングパッドと上記ワイヤーと上記ボンディングパッ
ドと上記半導体チップの上面とを覆う上部保護膜であっ
て、２個または２個以上の上記半導体チップ毎に１個の
上部保護膜で上記半導体チップの上面を覆う上部保護膜
と、上記回路基板の下面に形成され、上記半導体チップ
の下面を覆う下部保護膜であって、２個または２個以上
の上記半導体チップ毎に１個の下部保護膜で上記半導体
チップの下面を覆う下部保護膜と、を含んでなることを
特徴とする。
【００１３】
【００１４】この場合、上記チップ取付手段は絶縁テー
プからなることを特徴とする。
【００１５】またこの場合、上記チップ取付手段は絶縁
ペーストからなることを特徴とする。
【００１６】またこの場合、上記電子回路盤の２つを絶
縁体を用いて接着し、関連する電気配線を相互に接続す
ることを特徴とする。
【００１７】またこの場合、上記上部保護膜及び上記下
部保護膜はエポキシモールディングコンパウンドからな
ることを特徴とする。
【００１８】またこの場合、上記回路基板は、接続用コ
ネクタのスロットの接続端子と接続する複数のタップ端
子を有することを特徴とする。
【００１９】
【００２０】
【００２１】また本願発明の電子回路盤製造方法は、複
数の半導体チップを回路基板に装着して電子回路盤を製
造する電子回路盤製造方法において、絶縁体からなる上
記回路基板に上記半導体チップの上面の面積よりも小さ
い面積の複数の開口を設け、上記回路基板上面の上記開
口の周囲にワイヤーボンディングパッドを配設し、上記
回路基板の下面の上記開口の周囲にチップ取付手段を取
り付ける工程と、上記半導体チップの上面中央部にボン
ディングパッドを配設する工程と、上記半導体チップを
上記チップ取付手段を介して上記回路基板の下面に取り
付ける工程と、上記ワイヤーボンディングパッドと上記
ボンディングパッドとを上記開口を通して複数のワイヤ
ーで接続する工程と、上記ワイヤーボンディングパッド
と上記ワイヤーと上記ボンディングパッドと上記半導体
チップの上面とを上部保護膜で覆う工程であって、２個
または２個以上の半導体チップ毎に１個の上部保護膜で
上記半導体チップの上面を覆う工程と、上記半導体チッ
プの下面を下部保護膜で覆う工程であって、２個または
２個以上の半導体チップ毎に１個の下部保護膜で上記半
導体チップの下面を覆う工程と、を含んでなることを特
徴とする。
【００２２】この場合、上記上部保護膜で覆う工程と上
記下部保護膜で覆う工程後、上記半導体チップが組み込
まれた上記電子回路盤の２つを互いに接着し、関連する
電気配線を相互に接続する工程をさらに含むことを特徴
とする。
【００２３】またこの場合、上記チップ取付手段として
は絶縁テープ、または、絶縁ペーストを使用し、上記上
部保護膜、上記下部保護膜をエポキシモールディングコ
ンパウンドで形成することを特徴とする。
【００２４】
【発明の実施の形態】以下本発明の実施の形態を添付図
画に基づいて説明する。
【００２５】図１は、本発明の実施の１形態の電子回路
盤の１部を示す斜視図（（Ａ）及び（Ｂ））と、回路基
板と半導体チップとを結合した構造の１部を示す断面図
（（Ｃ））である。
【００２６】回路基板２０は絶縁体からなり、該回路基
板２０の一方の側にはタップ端子２１が形成されてお
り、接続用コネクタ（図示しない）のスロットの接続端
子と接続できるようになっている。更に、回路基板２０
には半導体チップの面積より小さい面積の開口２４が形
成されている。回路基板２０の一方の面（例えば上面）
の開口２４の周囲には、半導体チップ３０のボンディン
グパッド３１と接続する複数のワイヤーボンディングパ
ッド２５が配列して形成されている。また、ワイヤーボ
ンディングパッド２５と回路基板２０のタップ端子２１
とを接続する配線２７が形成されている。回路基板２０
の他の一方の面（例えば下面）の開口２４の周囲には、
半導体チップ３０を取付けるためのチップ取付手段２６
が形成されている。チップ取付手段２６は、絶縁テープ
または絶縁ペースト等で形成する。回路基板２０の端部
には、電子回路盤を取付ける際に使用する取付穴２２が
設けられている。
【００２７】図１（Ｃ）に示すように、ボンディングパ
ッド３１が表面中央部に形成された半導体チップ３０
は、回路基板２０の下面に形成されたチップ取付手段２
６に接着されている。半導体チップ３０のボンディング
パッド３１は、ワイヤー３２によって、回路基板２０に
形成されたワイヤーボンディングパッド２５と接続され
ている。ワイヤー３２は、金線、アルミニウム線、銅
線、パラジウム線等から選択して用いる。ボンディング
領域部分は、絶縁コーティング剤を用いてコーティング
するか、または、上部、下部に同時にエポキシモールデ
ィングコンパウンド等を用いたモールディング工程を施
して、ワイヤーボンディングパッド２５とワイヤー３２
とボンディングパッド３１と半導体チップ３０の上面と
を上部保護膜３４で、半導体チップ３０の下面を下部保
護膜３３でそれぞれ覆う。
【００２８】本発明の電子回路盤の製造方法は以下のと
おりである。
【００２９】先ず、内部電子回路と外部回路とを接続す
るボンディングパッド３１が表面の中央部に形成された
半導体チップ３０を用意する。
【００３０】次ぎに、接続用コネクタ（図示しない）の
スロットの接続端子と接続するタップ端子２１が形成さ
れ、半導体チップ３０の面積より小さい面積の開口２４
が形成され、半導体チップ３０のボンディングパッド３
１と接続するワイヤーボンディングパッド２５が開口２
４の周囲に配置された絶縁体の回路基板２０を用意す
る。
【００３１】次に、半導体チップ３０を、回路基板２０
の下面に形成されたチップ取付手段２６に接着する。次
いで、半導体チップ３０のボンディングパッド３１と回
路基板２０に形成されたワイヤーボンディングパッド２
５とを、金線、アルミニウム線、銅線、またはパラジウ
ム線等からなるワイヤー３２を用いてワイヤーボンディ
ングする。
【００３２】上記工程を実行した後、ボンディング領域
部分を外部から保護するために、ワイヤー３２とワイヤ
ボンディングパッド２５とボンディングパッド３１と半
導体チップ３０の上面とを完全に覆うように、上部保護
膜３４を形成する。そして、半導体チップ３０の下面を
覆う下部保護膜３３を形成するモールディング工程を施
す。半導体チップ３０の上面等を覆う上部保護膜３４
と、半導体チップ３０の下面を保護する下部保護膜３３
とは、エポキシモールディングコンパウンド等の樹脂を
モールディングして同時に形成してもよい。
【００３３】あるいは、上面のワイヤーボンディング部
分をまず絶縁コーティング剤を使用してコーティングし
た後、エポキシモールディングコンパウンド等を用いて
モールディングして上部保護膜３４と下部保護膜３３を
形成してもよい。このようにして半導体チップ３０と回
路基板２０とを結合する工程は実施される。
【００３４】上記電子回路盤の２つを、保護膜部分で絶
縁体を用いて互いに接着し、関連する電気配線を相互に
接続して使用することも可能である。
【００３５】図２は、本発明の実施の１形態であるメモ
リモジュールの概略を示す平面図及び断面図である。こ
こに、（Ａ）はメモリモジュールの平面図、（Ｂ）〜
（Ｅ）は、平面図（Ａ）のＸ−Ｘ′線における断面図で
ある。これらのうち、（Ｂ）は半導体チップ４６を取り
付ける前の断面図であり、（Ｃ）は半導体チップ４６を
取り付けてワイヤーボンディングを完了した段階におけ
る断面図であり、（Ｄ）及び（Ｅ）は上部保護膜及び下
部保護膜を形成した段階における断面図である。
【００３６】図示の如く、本発明の実施の１形態である
メモリモジュールの製造方法においては、回路基板４０
にタップ端子形成部位４１を形成し、半導体チップ４６
のボンディングパッドを露出させる開口４２を形成す
る。更に、開口４２の周囲に、ワイヤーボンディングパ
ッド４３を形成し、回路基板４０の１端または両端にモ
ジュール取付穴４４を形成する。図示していないが、回
路基板４０には、ワイヤーボンディングパッド４３とタ
ップ端子（図３（Ａ）における１４に相当する）とを接
続する配線が形成されている。回路基板４０の下面に
は、図２（Ｂ）に示した如く、取付手段４５を開口４２
の周囲に形成する。このようにして製作した回路基板の
具体的な構造は、図１に示したとおりである。
【００３７】次に、図２（Ｃ）に示した如く、取付手段
４５に半導体チップ４６を取り付けた後、半導体チップ
４６のボンディングパッドと回路基板４０のワイヤーボ
ンディングパッド４３とをワイヤー４７で接続する。
【００３８】次いで、図２（Ｄ）及び（Ｅ）に示した如
く、ボンディング部分に形成した上部保護膜４８と、回
路基板４０の下部にある半導体チップ４６を保護する下
部保護膜４９とからなる保護カバーを形成する。これら
の上部及び下部保護膜４８、４９は、図２（Ｄ）のよう
に、各ボンディング部分を個別にカバーする上部保護膜
４８と、１または数個の半導体チップ４６を保護する下
部保護膜４９とをモールディングにより形成してもよ
い。あるいは、図２（Ｅ）のように、全てのボンディン
グ部分をカバーする上部保護膜５０と、全ての半導体チ
ップ４６を保護する下部保護膜４９とをモールディング
により形成してもよい。また、ボンディング部分と半導
体チップとを数個づつカバーするように保護膜を形成し
てもよい。
【００３９】本発明の電子回路盤は、システム盤（syst
em board）として使用することも可能である。
【００４０】
【発明の効果】上記本発明の電子回路盤とその製造方法
によれば、回路基板に半導体チップを直接取り付けるの
で、薄くて構造がシンプルな電子回路盤を得ることがで
き、リードフレームが不要になるという効果がある。
【００４１】また、パッケージ工程において、モールド
工程後にトリミング工程、フォーミング工程及びその他
の付属工程が不要となるので、パッケージ工程の工数低
減が可能となるという効果がある。
【００４２】さらに、従来技術と同様なサイズの回路基
板の実装効率を増加させ得るので、メモリ容量の増加が
可能となるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の１形態である電子回路盤の１部
を示す斜視図と、回路基板と半導体チップとを結合した
構造の１部を示す断面図である。
【図２】本発明の実施の１形態であるメモリモジュール
の概略を示す平面図及び断面図である。
【図３】従来のメモリモジュールを示す平面図と、側面
図と、部分断面図である。
【符号の説明】
２０、４０…回路基板、２１…タップ端子、２２…取付
穴、２４、４２…開口、２５、４３…ワイヤーボンディ
ングパッド、２６…チップ取付手段、２７…配線、３
０、４６…半導体チップ、３１…ボンディングパッド、
３２、４７…ワイヤー、３３…下部保護膜、３４…上部
保護膜、４１…タップ端子形成部位、４４…モジュール
取付穴、４５…取付手段、４７…ワイヤー、４８、５０
…上部保護膜、４９…下部保護膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ギ−ボン チャ 大韓民国 チュングチェオンブグ−ド チェオンジュ−シ ボングミウング−２ −ドン 353−５ グムスング アパー ト サ−805 (56)参考文献 特開 平４−269841（ＪＰ，Ａ) 特開 平４−44347（ＪＰ，Ａ) 特開 平４−137660（ＪＰ，Ａ) 特開 平４−63463（ＪＰ，Ａ) 実開 昭61−183585（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60 301 H01L 23/12 H05K 1/18

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の半導体チップと回路基板とからなる
    電子回路盤において、 上記半導体チップの上面の面積よりも小さい面積の複数
    の開口を設けた絶縁体からなる上記回路基板と、 上記回路基板上面の上記開口の周囲に配設したワイヤー
    ボンディングパッドと、上記回路基板の下面の上記開口の周囲に設けたチップ取
    付手段と、 上記回路基板の下面に上記チップ取付手段を介して取り
    付けた上記半導体チップと、 上記半導体チップの上面中央部位に配設したボンディン
    グパッドと、 上記ワイヤーボンディングパッドと上記ボンディングパ
    ッドとを上記開口を通して接続する複数のワイヤーと、 上記回路基板の上面に形成され、上記ワイヤーボンディ
    ングパッドと上記ワイヤーと上記ボンディングパッドと
    上記半導体チップの上面とを覆う上部保護膜であって、
    ２個または２個以上の上記半導体チップ毎に１個の上部
    保護膜で上記半導体チップの上面を覆う上部保護膜と、 上記回路基板の下面に形成され、上記半導体チップの下
    面を覆う下部保護膜であって、２個または２個以上の上
    記半導体チップ毎に１個の下部保護膜で上記半導体チッ
    プの下面を覆う下部保護膜と、 を含んでなることを特徴とする電子回路盤。
  2. 【請求項２】請求項１に記載の電子回路盤において、上
    記チップ取付手段は絶縁テープからなることを特徴とす
    る電子回路盤。
  3. 【請求項３】請求項１に記載の電子回路盤において、上
    記チップ取付手段は絶縁ペーストからなることを特徴と
    する電子回路盤。
  4. 【請求項４】請求項１に記載の上記電子回路盤の２つを
    絶縁体を用いて接着し、関連する電気配線を相互に接続
    することを特徴とする電子回路盤。
  5. 【請求項５】請求項１に記載の電子回路盤において、上
    記上部保護膜及び上記下部保護膜はエポキシモールディ
    ングコンパウンドからなることを特徴とする電子回路
    盤。
  6. 【請求項６】請求項１から請求項５のいずれか１つの請
    求項に記載の電子回路盤において、上記回路基板は、接
    続用コネクタのスロットの接続端子と接続する複数のタ
    ップ端子を有することを特徴とする電子回路盤。
  7. 【請求項７】複数の半導体チップを回路基板に装着して
    電子回路盤を製造する電子回路盤製造方法において、 絶縁体からなる上記回路基板に上記半導体チップの上面
    の面積よりも小さい面積の複数の開口を設け、上記回路
    基板上面の上記開口の周囲にワイヤーボンディングパッ
    ドを配設し、上記回路基板の下面の上記開口の周囲にチ
    ップ取付手段を取り付ける工程と、 上記半導体チップの上面中央部にボンディングパッドを
    配設する工程と、 上記半導体チップを上記チップ取付手段を介して上記回
    路基板の下面に取り付ける工程と、 上記ワイヤーボンディングパッドと上記ボンディングパ
    ッドとを上記開口を通して複数のワイヤーで接続する工
    程と、 上記ワイヤーボンディングパッドと上記ワイヤーと上記
    ボンディングパッドと上記半導体チップの上面とを上部
    保護膜で覆う工程であって、２個または２個以上の半導
    体チップ毎に１個の上部保護膜で上記半導体チップの上
    面を覆う工程と、 上記半導体チップの下面を下部保護膜で覆う工程であっ
    て、２個または２個以上の半導体チップ毎に１個の下部
    保護膜で上記半導体チップの下面を覆う工程と、 を含んでなることを特徴とする電子回路盤製造方法。
  8. 【請求項８】請求項７に記載の電子回路盤製造方法にお
    いて、上記上部保護膜で覆う工程と上記下部保護膜で覆
    う工程後、上記半導体チップが組み込まれた上記電子回
    路盤の２つを互いに接着し、関連する電気配線を相互に
    接続する工程をさらに含むことを特徴とする電子回路盤
    製造方法。
  9. 【請求項９】請求項７に記載の電子回路盤製造方法にお
    いて、上記チップ取付手段としては絶縁テープ、また
    は、絶縁ペーストを使用し、上記上部保護膜、上記下部
    保護膜をエポキシモールディングコンパウンドで形成す
    ることを特徴とする電子回路盤製造方法。
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