KR20020028475A - 적층 패키지 - Google Patents

적층 패키지 Download PDF

Info

Publication number
KR20020028475A
KR20020028475A KR1020000059498A KR20000059498A KR20020028475A KR 20020028475 A KR20020028475 A KR 20020028475A KR 1020000059498 A KR1020000059498 A KR 1020000059498A KR 20000059498 A KR20000059498 A KR 20000059498A KR 20020028475 A KR20020028475 A KR 20020028475A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
circuit patterns
semiconductor chips
board
substrate
Prior art date
Application number
KR1020000059498A
Other languages
English (en)
Inventor
류효석
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000059498A priority Critical patent/KR20020028475A/ko
Publication of KR20020028475A publication Critical patent/KR20020028475A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 용량 증대가 가능하고, 그리고, 리드 프레임에 의한 노이즈 영향을 배제시킬 수 있는 적층 패키지를 개시하며, 개시된 본 발명의 적층 패키지는, 상부면에 에지 어레이 타입으로 구비된 본드패드들을 노출시키는 형태로 감광성 물질층이 형성되고, 접착 물질을 매개로해서 하부면들이 상호 접착된 제1반도체 칩과 제2반도체 칩; 상기 제1반도체 칩의 하부에 배치되며, 절연 물질층의 상부 및 하부면 상에 각각 제1회로패턴들과 제2회로패턴들이 형성되고, 내부에 상기 제1회로패턴들과 제2회로패턴들간을 개별적으로 상호·접속시키도록 비아회로패턴들이 형성된 기판; 상기 제1반도체 칩의 노출된 본드패드 상에 부착되어 기판의 제1회로패턴과의 전기적 접속 수단으로서 기능하는 솔더 볼; 상기 제2반도체 칩의 본드패드와 기판의 제1회로패턴간을 전기적으로 접속시키는 금속 와이어; 및 상기 제1 및 제2반도체 칩과 금속 와이어를 포함한 기판의 상부면을 봉지하는 봉지제로 구성된다.

Description

적층 패키지{STACK PACKAGE}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는, 용량 증대가 가능하고, 그리고, 리드 프레임에 의한 노이즈 영향을 배제시킬 수 있는 적층 패키지에 관한 것이다.
전기·전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 많은 기술들이 연구되고 있으며, 이러한 연구는 주로 패키지의 크기를 줄이는 방향으로 진행되고 있다. 예를들어, 칩 사이즈 패키지(Chip Size Package) 및 볼 그리드 어레이 패키지(Ball Grid Array Package) 등은 크기 감소를 통해 실장 가능한 패키지의 수를 증가시킨 것이다. 또한, 패키지의 크기를 줄인 예로서는 TSOP(Thin Small Outline Package)이 있으며, 이하에 상기 TSOP의 구조를 도 1을 참조하여 설명하도록 한다.
도 1에 도시된 바와 같이, TSOP(10)은 양측으로 이격·분리되어 배치된 리드 프레임(1) 상에 에지 어레이 타입(edge array type)으로 본드패드들(2a)이 구비된 반도체 칩(2)이 부착되고, 이 본드패드(2a)와 리드 프레임(1)의 인너리드(1a)가 금속 와이어(3)에 의해 전기적으로 접속되며, 그리고, 상기 반도체 칩(2) 및 이에 와이어 본딩된 인너리드(1a)를 포함한 공간적 영역이 에폭시 몰딩 컴파운드와 같은 봉지제(4)로 봉지된 구조이다.
그러나, 상기한 TSOP은 크기 감소를 통해 실장 가능한 패키지의 수를 증가시킬 수 있다는 잇점은 있으나, 기본적으로 하나의 반도체 칩이 탑재되는 구조이므로, 용량 증가에 한계가 있고, 그래서, 이러한 TSOP으로는 대용량 시스템의 구현이 곤란한 문제점이 있다.
또한, 도시된 바와 같이, TSOP은 리드 프레임의 사용이 이루어지기 때문에 전체적인 어셈블리(Assembly) 공정 수가 많으며, 아울러, 마더 보드(Mother Board)와의 전기적 접속이 리드 프레임에 이루어지므로, 상기 리드 프레임에 의한 노이즈(noise)가 발생되는 문제점이 있다.
한편, 용량 증대를 위해서 하나의 패키지에 두 개 이상의 반도체 칩을 탑재시키거나, 또는, 두 개 이상의 패키지들을 적층시키는 적층 패키지가 제조되고 있는데, 이러한 적층 패키지에 TSOP이 적용된 경우, 적층된 TSOP들에서의 리드 프레임들에 대한 전기적 연결이 각각 이루어져야 하므로, 전체적인 공정 시간이 길고, 특히, 솔더 조인트(solder joint)의 신뢰성이 확보되지 못하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 용량 증대가 가능하고, 그리고, 리드 프레임을 사용하지 않는 것에 의해 상기 리드 프레임에 의한 노이즈의 영향을 배제시킬 수 있는 적층 패키지를 제공하는데, 그 목적이 있다.
도 1은 종래의 TSOP(Thin Small Outline Package)을 도시한 단면도.
도 2는 본 발명의 실시예에 따른 적층 패키지를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 제1반도체 칩 12 : 제2반도체 칩
11a,12a : 본드패드 13 : 감광성 물질층
20 : 접착제 30a : 솔더 볼
30b : 금속 와이어 31 : 절연 물질층
32 ; 제1회로패턴 33 : 제2회로패턴
34 : 비아회로패턴 40 : 기판
50 : 봉지제 100 : 적층 패키지
상기와 같은 목적을 달성하기 위한 본 발명의 적층 패키지는, 상부면에 에지 어레이 타입으로 구비된 본드패드들을 노출시키는 형태로 감광성 물질층이 형성되고, 접착 물질을 매개로해서 하부면들이 상호 접착된 제1반도체 칩과 제2반도체 칩; 상기 제1반도체 칩의 하부에 배치되며, 절연 물질층의 상부 및 하부면 상에 각각 제1회로패턴들과 제2회로패턴들이 형성되고, 내부에 상기 제1회로패턴들과 제2회로패턴들간을 개별적으로 상호·접속시키도록 비아회로패턴들이 형성된 기판; 상기 제1반도체 칩의 노출된 본드패드 상에 부착되어 기판의 제1회로패턴과의 전기적 접속 수단으로서 기능하는 솔더 볼; 상기 제2반도체 칩의 본드패드와 기판의 제1회로패턴간을 전기적으로 접속시키는 금속 와이어; 및 상기 제1 및 제2반도체 칩과 금속 와이어를 포함한 기판의 상부면을 봉지하는 봉지제로 구성된다.
본 발명에 따르면, 하나의 패키지에 두 개의 반도체 칩이 탑재되기 때문에 그 용량 증대가 가능하며, 아울러, 리드 프레임이 이용되지 않는 것에 기인해서 상기 리드 프레임에 의한 노이즈의 영향을 근본적으로 방지할 수 있다.
(실시예)
이하, 첨부된 도면을 참조해서 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2느 본 발명의 실시예에 따른 적층 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 본 발명의 실시예에 따른 적층 패키지(100)는 접착제(20)를 매개로해서 제1반도체 칩(11)과 제2반도체 칩(12)이 접착되고, 이러한 반도체 칩들(11, 12)은 회로패턴을 갖는 기판(40) 상에 배치되면서, 전기적 접속 수단을 통해 상기 회로패턴과 전기적으로 접속되며, 그리고, 상기 반도체 칩들(11, 12)을 포함한 기판(40)의 상부면이 봉지되어 있는 구조이다.
여기서, 상기 제1 및 제2반도체 칩들(11, 12)은 에지 어레이 타입으로 본드패드들(11a, 12b)이 구비되며, 각 칩들(11, 12)의 상부면에는 본드패드들(11a, 12a)을 덮지 않는 범위에서 감광성 물질층(13)이 형성되고, 전술한 바와 같이, 접착제(20)를 매개로해서 그들 각각의 하부면이 상호·접착된다. 이때, 각 칩(11, 12)에서의 본드패드들(11a, 12b)의 노출은 감광성 물질층(13)에 대한 노광 및 현상공정을 통해 이루어지도록 함이 바람직하다.
기판(40)은 절연 물질층(31)의 상부면과 하부면 각각에 제1회로패턴들(32)과 제2회로패턴들(33)이 형성되고, 이 회로패턴들(32, 33)간을 개별적으로 각각 접속시키도록 내부에 비아회로패턴들(34)이 형성된 구조이다. 여기서, 도시된 바와 같이, 상기 비아회로패턴(34)은 반도체 칩(11, 12)이 배치되지 않는 영역에 형성함이 바람직하다.
상기 반도체 칩들(11, 12)과 기판(40)간의 전기적 접속 수단으로서는 솔더 볼(30a) 및 금속 와이어(30b)가 이용된다. 도시된 바와 같이, 상기 솔더 볼(30a)은 하부에 배치된 제1반도체 칩(11)의 본드패드(11a)에 부착되어 기판(40)의 제1회로패턴(32)과의 결합 수단으로서 기능하면서 제1회로패턴(32)과의 전기적 접속이 이루어지도록 한다. 또한, 상기 금속 와이어(30b)는 와이어 본딩 공정을 통해 상부에 배치되는 제2반도체 칩(12)의 본드패드(12a)와 기판(40)의 제1회로패턴(32)간을 전기적으로 접속시킨다.
상기 반도체 칩들(11, 12)을 포함한 기판(40)의 상부면을 봉지하기 위한 봉지제(50)로서는 에폭시 몰딩 컴파운드(Epoxy Molding Compound)이 이용됨이 바람직하면, 도시된 바와 같이, 이러한 봉지제(50)는 기판(40)의 비아회로패턴(34)은 봉지하지 않는 범위로 형성된다.
한편, 상기와 같은 구조를 갖는 본 발명의 적층 패키지(100)는, 도시되지는 않았으나, 기판(40)의 하부면에 형성된 제2회로패턴들(33)에 의해서 마더 보드에 실장되며, 이때, 상기 기판(40)의 제2회로패턴(33)과 마더 보드의 전극패드간의 전기적 접속은, 바람직하게, 솔더 페이스트를 매개로해서 이루어진다.
따라서, 본 발명의 적층 패키지는 종래의 TSOP과 비교해서, 한 개의 반도체 칩이 더 탑재될 수 있는 바, 용량 증대가 얻어지고, 또한, 리드 프레임의 이용이 생략되므로, 상기 리드 프레임에 기인된 노이즈 영향을 근본적으로 해결할 수 있게 되며, 게다가, 반도체 칩들간의 전기적 접속이 개별적으로 이루어지지 않으므로, 공정 시간의 증가를 방지할 수 있음은 물론, 솔더 조인트에 대한 신뢰성을 높일 수 있게 된다.
이상에서와 같이, 본 발명은 하나의 패키지에 두 개의 반도체 칩들을 탑재시킬 수 있는 바, 그 용량을 증대시킬 수 있다. 또한, 본 발명은 리드 프레임의 사용없이 적층 패키지를 제조하기 때문에 어셈블리 공정에 소요되는 시간을 줄일 수 있으며, 특히, 리드 프레임의 사용에 기인하는 노이즈 영향을 근본적으로 방지할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (1)

  1. 상부면에 에지 어레이 타입으로 구비된 본드패드들을 노출시키는 형태로 감광성 물질층이 형성되고, 접착 물질을 매개로해서 하부면들이 상호 접착된 제1반도체 칩과 제2반도체 칩;
    상기 제1반도체 칩의 하부에 배치되며, 절연 물질층의 상부 및 하부면 상에 각각 제1회로패턴들과 제2회로패턴들이 형성되고, 내부에 상기 제1회로패턴들과 제2회로패턴들간을 개별적으로 상호·접속시키도록 비아회로패턴들이 형성된 기판;
    상기 제1반도체 칩의 노출된 본드패드 상에 부착되어 기판의 제1회로패턴과의 전기적 접속 수단으로서 기능하는 솔더 볼;
    상기 제2반도체 칩의 본드패드와 기판의 제1회로패턴간을 전기적으로 접속시키는 금속 와이어; 및
    상기 제1 및 제2반도체 칩과 금속 와이어를 포함한 기판의 상부면을 봉지하는 봉지제로 구성되는 것을 특징으로 하는 적층 패키지.
KR1020000059498A 2000-10-10 2000-10-10 적층 패키지 KR20020028475A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000059498A KR20020028475A (ko) 2000-10-10 2000-10-10 적층 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000059498A KR20020028475A (ko) 2000-10-10 2000-10-10 적층 패키지

Publications (1)

Publication Number Publication Date
KR20020028475A true KR20020028475A (ko) 2002-04-17

Family

ID=19692740

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000059498A KR20020028475A (ko) 2000-10-10 2000-10-10 적층 패키지

Country Status (1)

Country Link
KR (1) KR20020028475A (ko)

Similar Documents

Publication Publication Date Title
JP2541487B2 (ja) 半導体装置パッケ―ジ
KR100260997B1 (ko) 반도체패키지
JP3499202B2 (ja) 半導体装置の製造方法
JP2002222889A (ja) 半導体装置及びその製造方法
JP2005045251A (ja) スタック半導体チップｂｇａパッケージ及びその製造方法
US7615858B2 (en) Stacked-type semiconductor device package
JP2000216281A (ja) 樹脂封止型半導体装置
KR20030018642A (ko) 스택 칩 모듈
JP2001223326A (ja) 半導体装置
US20070052082A1 (en) Multi-chip package structure
US20040245651A1 (en) Semiconductor device and method for fabricating the same
JP2000228468A (ja) 半導体チップ及び半導体装置
KR20010063236A (ko) 적층 패키지와 그 제조 방법
JPH09107067A (ja) 半導体装置
KR100443516B1 (ko) 적층 패키지 및 그 제조 방법
KR20020028475A (ko) 적층 패키지
JP3418759B2 (ja) 半導体パッケージ
KR19980025890A (ko) 리드 프레임을 이용한 멀티 칩 패키지
KR100444168B1 (ko) 반도체패키지
JP2000183275A (ja) 半導体装置
KR20000076967A (ko) 적층화 칩 반도체 장치
JP2822990B2 (ja) Ｃｓｐ型半導体装置
KR20020028473A (ko) 적층 패키지
KR20070043390A (ko) 노출부가 형성된 반도체 칩을 이용한 적층 패키지
KR100352115B1 (ko) 반도체패키지

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid