JP2007155670A - 電源ノイズ耐性検査回路及び電源ノイズ耐性検査方法 - Google Patents

Abstract

【課題】ＩＰコアのテスト時にＩＰコアの電源ノイズ耐性テストを施行する等を図る。
【解決手段】縦続接続の電源ノイズ生成回路からなるオンチップキャパシタ兼用電源ノイズ生成回路１４をＩＰコア１２の外周に配置する。電源ノイズ生成回路の電源部は、ＩＰコア１２の電源部と接続される。テストモード時に、電源ノイズ生成回路の各々は駆動されて電源ノイズを電源部を経てＩＰコアに印加する。ＩＰコア１２のデータ入力にはテストパターンデータが印加され、ＩＰコア１２のデータ出力から出力される出力データとテストパターンデータに対する期待値と比較してＩＰコア１２のファンクションテスト時に電源ノイズ耐性の検査を行う。
【選択図】図１

Description

この発明は、電源ノイズ耐性検査回路に関し、詳しくは機能ブロックの電源ノイズ耐性検査を行うのに必要な電源ノイズの生成を最適化した電源ノイズ耐性検査回路及び電源ノイズ耐性検査方法に関する。

ＬＳＩ製造プロセスの進化に伴い、ＬＳＩは高速化、高集積化そして低電圧化の方向に進んでおり、近年電源ノイズによるＬＳＩの誤動作が大きな問題となっている。
今までにおいても、過去の経験やＴＥＧ（評価用サンプルチップ）での評価結果、シミュレーション結果等をＬＳＩ製造プロセスにフィードバックし、ＬＳＩ設計時には電源ノイズ耐性を考慮した設計（例えば、電源配線構造やオンチップキャパシタの配置等）を行っいるが、ＬＳＩの電源ノイズ耐性は、製造上のばらつき等により変化する。
従って、ＬＳＩの出荷検査や受け入れ検査、或いは不良解析時に容易に電源ノイズ耐性を測定できる方法が必要である。

過去においても、電源ノイズ耐性検査についての技術が開発されている。その１つの例が、特許文献１に記載されている。
特許文献１には集積回路測定装置が開示されており、この装置の概要は次の通りである。テスタの制御部の制御の下に電源から集積回路の電源端子に供給される電力に、制御部の制御の下にある電源ノイズ発生源によってノイズを重畳させたその電力を集積回路に供給する一方、集積回路にテストパターンが入力される。集積回路から出力される信号が、テストパターンに対する期待値とコンパレータで比較される。これにより、ノイズが加わった状態でファンクションテストが行われてノイズマージンを測定する。

また、特許文献２には、半導体デバイスの検査装置が開示されている。この検査装置は、ファンクションテスト用の第１のテストパターン信号と電源ノイズを疑似する第２のテストパターン信号とを発生するテスタと、ノイズ重畳回路が設けられ、半導体デバイスを装着する評価用ボードとを有し、上記第１のテストパターン信号は、評価用ボードに装着される半導体デバイスの信号入力端子に印加される一方、上記第２のテストパターン信号はノイズ重畳回路に印加されて疑似的な電源ノイズが発生され、その電源ノイズは装着される半導体デバイスの電源に印加されて半導体デバイスの電源ノイズに対する耐性を評価する装置である。
特開平０５−１０７３２１号公報 特開２００３−０５０２６４号公報

上述のように、従来においても、ＬＳＩの出荷検査や受け入れ検査、或いは不良解析時に容易に電源ノイズ耐性の測定の必要性があることは認識されていたが、ＬＳＩの電源ノイズ耐性検査は全く行われていないか、特許文献１及び特許文献２に示すようにテスタやテストボード上に電源ノイズ源を設け、ＬＳＩ外部から電源ノイズを印加しての電源ノイズ耐性検査しか行われていなかった。
このＬＳＩ外部からの電源ノイズの印加では、集積回路が複数の機能ブロック（以下、この項でＩＰコアという）で構成されるようになると、その各ＩＰコア毎の電源ノイズ耐性をピンポイントで検査することはできない。
また、低周波の電源ノイズは印加することはできるが、最近問題となっている高周波の電源ノイズを印加することはできない。

この発明は、上述の事情に鑑みてなされたもので、電子機器に装備される機能ブロックの電源ノイズ耐性検査を機能ブロックのファンクションテストと並行して、また、ピンポイントで、しかも高周波で行い得る電源ノイズ耐性検査回路及び電源ノイズ耐性検査方法を提供することを目的としている。

上記課題を解決するために、請求項１記載の発明は、請求項１記載の発明は、半導体チップ上に形成される機能ブロックのデータ入力部にテストパターンを印加すると共に、上記機能ブロックの給電部に電源ノイズを重畳した電圧を供給して上記機能ブロックの電源ノイズ耐性を検査する電源ノイズ耐性検査回路に係り、上記機能ブロックの周辺又は内部に設けられ、上記電源ノイズを生成する電源ノイズ生成回路と、
該電源ノイズ生成回路の電源部と上記機能ブロックの電源部とを接続し、上記電源ノイズを伝搬させる接続路とを備えることを特徴としている。

請求項２記載の発明は、請求項１記載の電源ノイズ耐性検査回路に係り、上記電源ノイズ生成回路は、上記電源ノイズを生成させる駆動制御手段とを備えることを特徴としている。

請求項３記載の発明は、請求項１又は２記載の電源ノイズ耐性検査回路に係り、上記機能ブロックの電源部は、上記機能ブロックの主電源であることを特徴としている。

請求項４記載の発明は、請求項１又は２記載の電源ノイズ耐性検査回路に係り、上記機能ブロックの電源部は、上記機能ブロックの主電源以外の電源であることを特徴としている。

請求項５記載の発明は、請求項１、２、３又は４記載の電源ノイズ耐性検査回路に係り、上記電源ノイズ生成回路は、複数段のノイズ生成回路から構成され、上記ノイズ生成回路の出力部に上記機能ブロックの稼動時にオンチップキャパシタが接続されることを特徴としている。

請求項６記載の発明は、請求項５記載の電源ノイズ耐性検査回路に係り、上記ノイズ生成回路の出力部は、正相の出力部と逆相の出力部とを有し、各出力部毎に上記機能ブロックの稼動時にオンチップキャパシタが接続されることを特徴としている。

請求項７記載の発明は、請求項５記載の電源ノイズ耐性検査回路に係り、上記ノイズ生成回路は、上記駆動制御手段から出力されるノイズ信号と基準電位とを上記駆動制御手段から出力されるテストモード信号によって選択する第１のセレクタと、クロック信号と基準電位とを上記駆動制御手段から出力されるテストモード信号によって選択する第２のセレクタと、上記第１のセレクタの出力に接続される第１の入力と上記第２のセレクタの出力に接続される第２の入力とを有する双安定回路と、該双安定回路の出力に接続されるドライバとからなり、該ドライバの出力に上記機能ブロックの稼動時にオンチップキャパシタが接続されることを特徴としている。

請求項８記載の発明は、請求項５又は７記載の電源ノイズ耐性検査回路に係り、上記電源ノイズ生成回路は、前段の上記ドライバの出力信号が上記ノイズ信号として当該段の上記第１のセレクタに供給され、上記クロック信号が当該段の第２のセレクタに供給され、当該段の上記ドライバの出力信号が上記ノイズ信号として次段の上記第1のセレクタの出力に供給され、上記クロック信号が次段の第２のセレクタに供給されることを特徴としている。

請求項９記載の発明は、請求項５又は７記載の電源ノイズ耐性検査回路に係り、上記電源ノイズ生成回路は、初段が、上記駆動制御手段から出力されるノイズ信号と基準電位とを上記駆動制御手段から出力されるテストモード信号によって選択する第１のセレクタと、クロック信号と基準電位とを上記駆動制御手段から出力されるテストモード信号によって選択する第２のセレクタと、上記第１のセレクタの出力に接続される第１の入力と上記第２のセレクタの出力に接続される第２の入力とを有する双安定回路と、該双安定回路の出力に接続される第1のドライバとを有し、該第1のドライバの出力に上記機能ブロックの稼動時にオンチップキャパシタが接続される構成とされ、次段は、上記第1のドライバの出力に接続される第2のドライバを有し、該第2のドライバの出力に上記機能ブロックの稼動時にオンチップキャパシタが接続される構成とされ、上記次段以降の各段も上記次段と同様に構成されることを特徴としている。

請求項１０記載の発明は、請求項６記載の電源ノイズ耐性検査回路に係り、上記ノイズ生成回路は、初段が、上記駆動制御手段から出力されるノイズ信号と基準電位とを選択する第１のセレクタと、クロック信号と基準電位とを選択する第２のセレクタと、上記第１のセレクタの出力に接続される第１の入力及び上記第２のセレクタの出力に接続される第２の入力並びに正相出力及び逆相出力を有する双安定回路と、該双安定回路の正相出力に接続される第１のドライバと、上記双安定回路の逆相出力に接続される第２のドライバとを有し、上記第１のドライバの出力に上記機能ブロックの稼動時にオンチップキャパシタが接続され、上記第２のドライバの出力に上記機能ブロックの稼動時にオンチップキャパシタが接続される構成とされ、次段以降の各段は、上記第1のドライバの出力信号を順次伝搬する正相のノイズデータ伝搬系を構成するセレクタ、双安定回路及びドライバを有し、該ドライバの出力に上記機能ブロックの稼動時にオンチップキャパシタが接続さて構成され、上記第2のドライバの出力信号を順次伝搬する逆相のノイズデータ伝搬系を構成するセレクタ、双安定回路及びドライバを有し、該ドライバの出力に上記機能ブロックの稼動時にオンチップキャパシタが接続さて構成されることを特徴としている。

請求項１１記載の発明は、請求項５、７、８又は９記載の電源ノイズ耐性検査回路に係り、上記オンチップキャパシタは、半導体素子から構成され、該半導体素子の制御電極は上記ノイズ生成回路の出力部に接続されることを特徴としている。

請求項１２記載の発明は、請求項１１記載の電源ノイズ耐性検査回路に係り、上記オンチップキャパシタは、第１の導電形の電界効果型トランジスタと、導電形が上記第１の導電形とは逆極性である第2の導電形の電界効果型トランジスタと、出力が上記第２の導電形の電界効果型トランジスタのゲートに接続されるインバータとからなり、上記第１の導電形の電界効果型トランジスタのゲートと上記インバータの入力とが上記ドライバの出力に接続されることを特徴としている。

請求項１３記載の発明は、請求項１０記載の電源ノイズ耐性検査回路に係り、上記第1のドライバに接続さる上記オンチップキャパシタは、第１の導電形の電界効果型トランジスタで、上記第2のドライバに接続される上記オンチップキャパシタは、導電形が上記第１の導電形とは逆極性である第2の導電形の電界効果型トランジスタであることを特徴としている。

請求項１４記載の発明は、請求項１、２、３又は４記載の電源ノイズ耐性検査回路に係り、上記電源ノイズ生成回路は、複数段のノイズ生成回路から構成され、該ノイズ生成回路は、上記駆動制御手段から出力されるノイズ信号と基準電位とを上記駆動制御手段から出力されるテストモード信号によって選択する第１のセレクタと、クロック信号と基準電位とを上記駆動制御手段から出力されるテストモード信号によって選択する第２のセレクタと、上記第１のセレクタの出力に接続される第１の入力と上記第２のセレクタの出力に接続される第２の入力とを有する双安定回路と、該双安定回路の出力に接続されるドライバとからなることを特徴としている。

請求項１５記載の発明は、半導体チップ上に形成される機能ブロックのデータ入力部にテストパターンを印加すると共に、上記機能ブロックの給電部に電源ノイズを重畳した電圧を供給して上記機能ブロックの電源ノイズ耐性を検査する電源ノイズ耐性検査方法に係り、上記機能ブロックの外周又は内部に形成された請求項１乃至請求項１５のいずれか一に記載の電源ノイズ耐性検査回路の上記電源ノイズ生成回路の電源から上記電源ノイズを上記機能ブロックの電源へ供給することを特徴としている。

この発明によれば、機能ブロックの周辺又は内部に電源ノイズ生成回路を配設し、電源ノイズ生成回路の電源部と機能ブロックの電源部とを接続路で接続しているから、機能ブロックのテスト時に適性な電源ノイズを機能ブロックの各部に供給して電源ノイズ耐性の検査を行うことができる。また、機能ブロックの高周波な電源ノイズ耐性を検査することができる。
さらに、半導体チップに形成される機能ブロック毎に電源ノイズ耐性をピンポイントで電源ノイズ耐性を検査できる。また、機能ブロックの稼動時にはオンチップキャパシタが作用するから、機能ブロックの稼動時の電源ノイズに対する耐性を強化し得る。また、電源ノイズ生成回路がオンチップキャパシタを兼用するから、電源ノイズ耐性検査回路（電源ノイズ生成回路）を半導体チップに実装するのに面積オーバーヘッドを最小限にすることができる。

この発明は、機能ブロックの周辺又は内部に電源ノイズ生成回路を配設し、電源ノイズ生成回路の電源部と機能ブロックの電源部とを接続路で接続して構成される。電源ノイズ生成回路は、駆動制御手段でクロック同期して構成される。

図１は、この発明の実施例１である電源ノイズ耐性検査回路の電気的構成を示す図、また、図２は、同電源ノイズ耐性検査回路のオンチップキャパシタ兼用電源ノイズ生成回路を構成する電源ノイズ生成単位回路を示す図である。
この実施例の電源ノイズ耐性検査回路１０は、機能ブロック（以下、ＩＰコアともいう）の周囲にノイズ生成回路を配設してノイズ生成回路の電源とＩＰコアの電源とを接続し、その接続路を介して電源ノイズをＩＰコアに伝搬せしめてＩＰコアの電源ノイズ耐性の検査を行う回路に係り、図１に示すように、半導体チップ上に形成され、電子機器に装備されるＰＬＬ、ＳＲＡＭ、データパス（Ｄata Ｐath）、高速ＳerＤes（Ｓerialization Ｄeserialization）等の電源ノイズに敏感な回路（ＩＰコア）１２の周囲直ぐ側に配設されたオンチップキャパシタ兼用電源ノイズ生成回路１４と、オンチップキャパシタ兼電源ノイズ生成回路１４の入力に接続される制御部１６とから構成されている。

オンチップキャパシタ兼用電源ノイズ生成回路１４は、図２に示めす電源ノイズ生成単位回路（以下、単位回路という）１８が複数直列接続されて構成されると共に、オンチップキャパシタ兼用電源ノイズ生成回路１４の電源とＩＰコア１２の電源とは電源線１５で接続される。
単位回路１８は、制御部から出力されるノイズデータと大地電位とを選択する第１のセレクタ２０、クロック信号と大地電位とを選択する第２のセレクタ２２と、第１のセレクタ２０の出力に接続されるデータ入力と第２のセレクタ２２の出力に接続されるクロック入力とを有するＦＦ回路２４と、ＦＦ回路２４の出力に接続されるドライバ２６と、ドライバ２６の出力に接続されるオンチップキャパシタ２８とから成る。

第１のセレクタ２０も、また、第２のセレクタ２２も、選択制御入力を有し、選択制御入力には選択信号が制御部１６から供給される。選択制御入力には、ＩＰコア１２がテストモードのとき“１”のテストモード信号が選択信号として供給され、ＩＰコア１２の稼動時には“０”のテストモード信号が選択信号として供給される。
オンチップキャパシタ２８は、ｐＭＯＳトランジスタ２９とｎＭＯＳトランジスタ３０と、インバータ３１とから構成されている。ｐＭＯＳトランジスタ２９のゲートは、インバータ３１を介してドライバ２６の出力に接続され、そのソース及びドレインは、大地電位に接続されている。また、ｎＭＯＳトランジスタ３０のゲートは、ドライバ２６の出力に直接接続され、そのソース及びドレインは電源に接続されている。ドライバ２６は、次段の単位回路を駆動して電源電圧を揺らすためのものである。

次に、図１及び図２を参照して、この実施例の動作について説明する。
電源ノイズ耐性検査回路１０によるＩＰコア１２の電源ノイズ耐性の検査（テスト）が開始されると、制御部１６から予め設定されるデータパターンのノイズデータ及びクロック信号が出力されると共に、“1”のテストモード信号が出力される。
ノイズデータはセレクタ２０のデータ入力に供給され、テストモード信号はセレクタ２０の選択入力に供給される。ノイズデータはセレクタ２０の出力からＦＦ回路２４のデータ入力に印加される。
この印加と並行して、クロック信号は、セレクタ２２のクロック入力に供給され、テストモード信号はセレクタ２２の選択入力に供給される。クロック信号はセレクタ２０の出力からＦＦ回路２４のクロック入力に印加される。

したがって、ＦＦ回路２４は、ノイズデータ対応の出力信号を出力し、ドライバ２６からノイズデータが出力される。その際に、オンチップキャパシタ兼用電源ノイズ生成回路１４の電源電圧が揺らされてそこにノイズが乗る。このノイズ成分が、オンチップキャパシタ兼用電源ノイズ生成回路１４から電源線１５を経てＩＰコア１２の電源に伝搬されてそのノイズ成分が重畳された駆動電圧がＩＰコア１２に供給される。
この駆動電圧がＩＰコア１２に供給されている状態において、従来と同様にＩＰコア１２のデータ入力にファンクションの評価を行うためのテストパターンが印加される。テストパターンに対する応答結果がＩＰコア１２のデータ出力から出力されてその出力データがテストパターンに対する期待値と比較される。この比較結果から、ＩＰコア１２の電源ノイズに対する耐性を評価する。
そして、単位回路１８は、クロック同期されているから、高周波で電源ノイズ耐性を検査することができる。

このＩＰコア１２の電源ノイズ耐性検査において、オンチップキャパシタ２８を構成するｐＭＯＳ２９もｎＭＯＳ３０も、ノイズデータのパターンに応じてオン／オフをする。ｐＭＯＳ２９又はｎＭＯＳ３０のオン期間は全体的にみて短いから、このオンチップキャパシタ２８のオン／オフによる電源ノイズの弱化は僅少である。
したがって、ＩＰコア１２の電源ノイズ耐性のテストの妨げとはならず、上述した高周波な電源ノイズ耐性のテストを首尾良く遂行することが可能になる。

上述の電源ノイズ耐性検査の終了で、制御部１６から“０”のテストモード信号がセレクタ２０、２２に供給されると、ＦＦ回路２４の入力は、“０”にクランプされるので、ＦＦ回路２４の出力にはノイズデータは現れなくなる。
したがって、ドライバ２６の出力には正の電圧が出力されてオンチップキャパシタ２８を構成するｐＭＯＳ２９もｎＭＯＳ３０もオンする。
したがって、オンチップキャパシタ２８が電源線１５を介してＩＰコア１２の電源に並列に入り、その電源に生ずるノイズの影響緩和、すなわち、ノイズの吸収に行い、ＩＰコアの電源ノイズに対する耐性の強化に役立つ。

このように、この実施例の構成によれば、単位回路を従属接続してＩＰコアの周辺に配置してその始端の単位回路にノイズデータを供給し、オンチップキャパシタ兼用電源ノイズ生成回路の電源とＩＰコアの電源とを接続した構成にしているので、ＩＰコアのテスト時に適性な電源ノイズをＩＰコアの各部に供給して電源ノイズ耐性の検査を行うことができる。また、ＩＰコアの高周波な電源ノイズ耐性を検査することができる。

さらに、半導体チップに形成されるＩＰコア毎に電源ノイズ耐性を検査できる、つまり、半導体チップのＩＰコアをピンポイントでその電源ノイズ耐性を検査できる。また、ＩＰコアの稼動時にはオンチップキャパシタが作用するから、ＩＰコアの稼動時の電源ノイズに対する耐性を強化し得る。また、電源ノイズ生成回路がオンチップキャパシタを兼用するから、電源ノイズ耐性検査回路（電源ノイズ生成回路）を半導体チップに実装するのに面積オーバーヘッドを最小限にすることができる。

図３は、この発明の実施例２である電源ノイズ耐性検査回路を構成する単位回路を示す図である。
この実施例の構成が、実施例１のそれと大きく異なる点は、ＦＦ回路の正相出力及び逆相出力毎にドライバを設け、そのドライバ毎にオンチップキャパシタを設けるようにした点である。
すなわち、この実施例の電源ノイズ耐性検査回路１０Ａ（図３には図示せず）は、そのオンチップキャパシタ兼用電源ノイズ生成回路１４Ａの初段の単位回路１８Ａを、図３に示すように、ＦＦ回路２４Ａの正相出力にドライバ２６-a1を接続すると共に、ＦＦ回路２４Ａの逆相出力にドライバ２６-a2を接続する。そして、ドライバ２６-a1の出力にオンチップキャパシタ２８-a1を設けると共に、ドライバ２６-a2の出力にオンチップキャパシタ２８-a2を設ける。オンチップキャパシタ２８-a1は、ゲートをドライバ２６-a1の出力に接続し、ソース及びドレインを電圧源に接続したｎＭＯＳ３１で構成される。また、オンチップキャパシタ２８-a2は、ゲートをドライバ２６-a2の出力に接続し、ソース及びドレインを大地電位に接続したｐＭＯＳ３２で構成される。

そして、次段以降は、ドライバ２６-a1、２６-a2毎に別系統の電源ノイズ生成系を構成するように、テストモード信号によってクロック信号を出力する上述同様のセレクタと、前段のノイズデータをデータ入力に受け、かつ、セレクタを通ったクロック信号をクロック入力に受ける双安定回路と、双安定回路の出力に接続されるドライバとが各系の各段毎に設けられる。
この構成以外のこの実施例の構成は、実施例１と同じであるので、同一の構成部分には同一の参照符号を付して、その逐一の説明は省略する。

次に、図３を参照して、この実施例の動作について説明する。
この実施例においても、電源ノイズ耐性検査が開始されると、制御部１６からセレクタ２０及びセレクタ２２に“１”のテストモード信号が供給されると共に、セレクタ２０にはノイズデータが入力され、セレクタ２２にはクロック信号が入力される。
したがって、ノイズデータ及びクロック信号がＦＦ回路２４Ａに供給され、ＦＦ回路２４Ａの正相出力からノイズデータ対応の出力信号が出力される一方、ＦＦ回路２Ａの逆相出力からノイズデータを反転したデータ対応の逆相出力信号が出力される。

ドライバ２６-a1からはノイズデータが重畳された電圧が出力される一方、ドライバ２６-a2からは反転されたノイズデータが重畳された電圧が出力される。これらのノイズ成分は、オンチップキャパシタ兼用電源ノイズ生成回路１４Ａの電源線（図３には図示せず）を介してＩＰコア１２の電源に伝搬されてＩコア１２のファンクションテスト時に電源ノイズ耐性の検査に用いられる。
このようにして駆動されるＩＰコア１２のデータ入力（図示せず）には、図示しないテスタからテストパターン信号が供給される。そのＩＰコア１２のデータ出力からは、テスト結果が出力される。そのテスト結果とテストパターン信号に対する期待値とが比較されてファンクションテスト時に電源ノイズ耐性の検査が行われる。

上述の電源ノイズ耐性検査が行われているとき、オンチップキャパシタ２８-a1及び２８-a2を構成するｎＭＯＳ及びｐＭＯＳは、ノイズデータが重畳された電圧の波形パターンに応じてオン／オフされる。
しかし、オンチップキャパシタ２８-a1及び２８-a2がオンされる期間は全体的には少ないから、ＩＰコア１２に供給される電源ノイズの弱化は僅小であり、ＩＰコア１２の電源ノイズ耐性検査の妨げとはならない。

しかし、電源ノイズ耐性検査の終了で、制御部１６から“０”のテストモード信号がセレクタ２０、２２に供給されると、ＦＦ回路２４Ａの入力は、“０”にクランプされるので、ＦＦ回路２４Ａの正相出力にも、また、逆相出力にもノイズデータは現れなくなる。
したがって、ドライバ２６-a1の出力には正の電圧が出力されてオンチップキャパシタ２８-a1を構成するｎＭＯＳ３１はオンする。また、ドライバ２６-a2の出力には負の電圧が出力されてオンチップキャパシタ２８-a2を構成するｐＭＯＳ３２もオンする。
したがって、オンチップキャパシタ２８-a1、２８-a2がドライバ２６-a1、２６-a2の出力に並列に入り、ＩＰコア１２の電源線に乗るノイズの影響を緩和し、ＩＰコアの電源ノイズに対する耐性の強化に役立つ。

このように、この実施例の構成によれば、実施例１と同等の効果が得られるほか、実施例１で生成される電源ノイズとその逆相形式の電源ノイズとによる電源ノイズ耐性検査をも同時に行うことができる。

図４は、この発明の実施例３である電源ノイズ耐性検査回路を構成する単位回路を示す図である。
この実施例の構成が、実施例１のそれと大きく異なる点は、電源ノイズに対する耐性をドライバだけで持たせるようにした点である。
すなわち、この実施例の電源ノイズ耐性検査回路１０Ｂ（図４には図示せず）は、図４に示すように、オンチップキャパシタを形成することなく、電源ノイズに対する耐性が得られるのに十分な静電容量をドライバ２６Ｂに持たせるようにして単位回路１８Ｂを構成したことにその特徴がある。
この構成以外のこの実施例の構成は、実施例１と同じであるので、同一の構成部分には同一の参照符号を付して、その逐一の説明は省略する。

次に、図４を参照して、この実施例の動作について説明する。
この実施例の動作は、テストモード時も、また、非テストモード時も、ドライバ２６Ｂの静電容量が、実施例１と同様の態様で、効いて来ることを除いて、実施例１の動作と同じである。

このように、この実施例の構成によれば、実施例１と同等の電源ノイズ耐性検査を行えると共に、オンチップキャパシタを設けることなく、電源ノイズに対する耐性を付与するのに役立つ。

図５は、この発明の実施例４である電源ノイズ耐性検査回路を構成するオンチップキャパシタ兼用電源ノイズ生成回路を示す図である。
この実施例の構成が、実施例１のそれと大きく異なる点は、１つの単位回路の一部を他の単位回路で共用するようにした点である。
すなわち、この実施例の電源ノイズ耐性検査回路１０Ｃ（図５には図示せず）は、図５に示すように、その単位回路のうちの１つの単位回路１８-1のセレクタ２０-1、２２-1及びＦＦ回路２４-1をその他の単位回路１８-2、１８-3、…、１８-Ｎで共用する構成、つまり、ＦＦ回路２４-1の出力を他の単位回路１８-2、１８-3、…、１８-Ｎのドライバ２６-2、２６-3、…、２６-Ｎの入力に並列に接続する構成としたことにその特徴がある。
この構成以外のこの実施例の構成は、実施例２と同じであるので、同一の構成部分には同一の参照符号を付して、その逐一の説明は省略する。

次に、図５を参照して、この実施例の動作について説明する。
この実施例の動作は、テストモード時に、単位回路２６-1のセレクタ２０-1、２２-1及びＦＦ回路２４-1が実施例１と同様に動作して電源ノイズデータ対応の信号がＦＦ回路２４-1からドライバ２６-1に供給されると共に、それ以降の各ドライバ２６-2、２６-3、…、２６-Ｎに並列に供給されることと、非テストモード時には電源ノイズデータは“０”にクランプされて対応する出力信号がＦＦ回路２４-1からそれ以降の各ドライバ２６-2、２６-3、…、２６-Ｎに並列に供給されて各単位回路１８-2、１８-3、…、１８-ＮのオンチップキャパシタがＩＰコアの電源線に等価的に並列に接続され、電源ノイズに対する耐性を強化させることを除いて、実施例１と同様の動作をする。
この同様の動作については、その逐一の説明は省略する。

このように、この実施例の構成によれば、実施例１と同等の効果が得られるほか、単位回路の共用化を図ることができる。

以上、この発明の実施例を、図面を参照して詳述してきたが、この発明の具体的な構成は、これらの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもそれらはこの発明に含まれる。
例えば、上記実施例は、ＩＰコアの周囲にオンチップキャパシタ兼用電源ノイズ生成回路を配設する例について説明したが、ＩＰコアの内部にオンチップキャパシタ兼用電源ノイズ生成回路を配設するようにしてもよい。
また、上記実施例は、予め設定されるデータパターンのノイズデータがオンチップキャパシタ兼用電源ノイズ生成回路を構成する縦続接続の単位回路の初段に入力される構成について説明したが、ＩＰコアの主電源以外の電源に接続して構成されるその他の電源ノイズ生成回路でも、この発明の実施に用いることができる。その場合に、ノイズデータのパターンや信号の伝搬遅延が考慮される。

この発明の実施例１である電源ノイズ耐性検査回路の電気的構成を示す図である。 同電源ノイズ耐性検査回路を構成する単位回路を示す図である。 この発明の実施例２である電源ノイズ耐性検査回路を構成する単位回路を示す図である。 この発明の実施例３である電源ノイズ耐性検査回路を構成する単位回路を示す図である。 図５は、この発明の実施例４である電源ノイズ耐性検査回路を構成するオンチップキャパシタ兼用電源ノイズ生成回路を示す図である。

符号の説明

１０、１０Ａ、１０Ｂ、１０Ｃ 電源ノイズ耐性検査回路
１２ ＩＰコア
１４ オンチップキャパシタ兼用電源ノイズ生成回路（電源ノイズ生成回路）
１５ 電源線（接続路）
１６ 制御部（駆動制御手段）
１８、１８Ａ、１８Ｂ、１８-1、１８-2、…１８-Ｎ 電源ノイズ生成単位回路（ノイズ生成回路）
２０ セレクタ（第１のセレクタ）
２２ セレクタ（第２のセレクタ）
２４、２４Ａ ＦＦ回路（双安定回路）
２６ ドライバ
２６-1 ドライバ（第１のドライバ）
２６-2 ドライバ（第２のドライバ）
２６-a1 ドライバ（第１のドライバ）
２６-a2 ドライバ（第２のドライバ）
２８ オンチップキャパシタ
２９、３２ ｐＭＯＳ（第２の導電形の電界効果型トランジスタ）
３０、３１ ｎＭＯＳ（第１の導電形の電界効果型トランジスタ）

Claims (15)

1. 半導体チップ上に形成される機能ブロックのデータ入力部にテストパターンを印加すると共に、前記機能ブロックの給電部に電源ノイズを重畳した電圧を供給して前記機能ブロックの電源ノイズ耐性を検査する電源ノイズ耐性検査回路であって、
   前記機能ブロックの周辺又は内部に設けられ、前記電源ノイズを生成する電源ノイズ生成回路と、
   該電源ノイズ生成回路の電源部と前記機能ブロックの電源部とを接続し、前記電源ノイズを伝搬させる接続路とを備えることを特徴とする電源ノイズ耐性検査回路。
2. 前記電源ノイズ生成回路は、前記電源ノイズを生成させる駆動制御手段とを備えることを特徴とする請求項１記載の電源ノイズ耐性検査回路。
3. 前記機能ブロックの電源部は、前記機能ブロックの主電源であることを特徴とする請求項１又は２記載の電源ノイズ耐性検査回路。
4. 前記機能ブロックの電源部は、前記機能ブロックの主電源以外の電源であることを特徴とする請求項１又は２記載の電源ノイズ耐性検査回路。
5. 前記電源ノイズ生成回路は、複数段のノイズ生成回路から構成され、前記ノイズ生成回路の出力部に前記機能ブロックの稼動時にオンチップキャパシタが接続されることを特徴とする請求項１、２、３又は４記載の電源ノイズ耐性検査回路。
6. 前記ノイズ生成回路の出力部は、正相の出力部と逆相の出力部とを有し、各出力部毎に前記機能ブロックの稼動時にオンチップキャパシタが接続されることを特徴とする請求項５記載の電源ノイズ耐性検査回路。
7. 前記ノイズ生成回路は、前記駆動制御手段から出力されるノイズ信号と基準電位とを前記駆動制御手段から出力されるテストモード信号によって選択する第１のセレクタと、クロック信号と基準電位とを前記駆動制御手段から出力されるテストモード信号によって選択する第２のセレクタと、前記第１のセレクタの出力に接続される第１の入力と前記第２のセレクタの出力に接続される第２の入力とを有する双安定回路と、該双安定回路の出力に接続されるドライバとからなり、該ドライバの出力に前記機能ブロックの稼動時にオンチップキャパシタが接続されることを特徴とする請求項５記載の電源ノイズ耐性検査回路。
8. 前記電源ノイズ生成回路は、前段の前記ドライバの出力信号が前記ノイズ信号として当該段の前記第１のセレクタに供給され、前記クロック信号が当該段の第２のセレクタに供給され、当該段の前記ドライバの出力信号が前記ノイズ信号として次段の前記第1のセレクタの出力に供給され、前記クロック信号が次段の第２のセレクタに供給されることを特徴とする請求項５又は７記載の電源ノイズ耐性検査回路。
9. 前記電源ノイズ生成回路は、初段が、前記駆動制御手段から出力されるノイズ信号と基準電位とを前記駆動制御手段から出力されるテストモード信号によって選択する第１のセレクタと、クロック信号と基準電位とを前記駆動制御手段から出力されるテストモード信号によって選択する第２のセレクタと、前記第１のセレクタの出力に接続される第１の入力と前記第２のセレクタの出力に接続される第２の入力とを有する双安定回路と、該双安定回路の出力に接続される第1のドライバとを有し、該第1のドライバの出力に前記機能ブロックの稼動時にオンチップキャパシタが接続される構成とされ、次段は、前記第1のドライバの出力に接続される第2のドライバを有し、該第2のドライバの出力に前記機能ブロックの稼動時にオンチップキャパシタが接続される構成とされ、前記次段以降の各段も前記次段と同様に構成されることを特徴とする請求項５又は７記載の電源ノイズ耐性検査回路。
10. 前記ノイズ生成回路は、初段が、前記駆動制御手段から出力されるノイズ信号と基準電位とを選択する第１のセレクタと、クロック信号と基準電位とを選択する第２のセレクタと、前記第１のセレクタの出力に接続される第１の入力及び前記第２のセレクタの出力に接続される第２の入力並びに正相出力及び逆相出力を有する双安定回路と、該双安定回路の正相出力に接続される第１のドライバと、前記双安定回路の逆相出力に接続される第２のドライバとを有し、前記第１のドライバの出力に前記機能ブロックの稼動時にオンチップキャパシタが接続され、前記第２のドライバの出力に前記機能ブロックの稼動時にオンチップキャパシタが接続される構成とされ、次段以降の各段は、前記第1のドライバの出力信号を順次伝搬する正相のノイズデータ伝搬系を構成するセレクタ、双安定回路及びドライバを有し、該ドライバの出力に前記機能ブロックの稼動時にオンチップキャパシタが接続さて構成され、前記第2のドライバの出力信号を順次伝搬する逆相のノイズデータ伝搬系を構成するセレクタ、双安定回路及びドライバを有し、該ドライバの出力に前記機能ブロックの稼動時にオンチップキャパシタが接続さて構成されることを特徴とする請求項６記載の電源ノイズ耐性検査回路。
11. 前記オンチップキャパシタは、半導体素子から構成され、該半導体素子の制御電極は前記ノイズ生成回路の出力部に接続されることを特徴とする請求項５、７、８又は９記載の電源ノイズ耐性検査回路。
12. 前記オンチップキャパシタは、第１の導電形の電界効果型トランジスタと、導電形が前記第１の導電形とは逆極性である第2の導電形の電界効果型トランジスタと、出力が前記第２の導電形の電界効果型トランジスタのゲートに接続されるインバータとからなり、前記第１の導電形の電界効果型トランジスタのゲートと前記インバータの入力とが前記ドライバの出力に接続されることを特徴とする請求項１１記載の電源ノイズ耐性検査回路。
13. 前記第1のドライバに接続さる前記オンチップキャパシタは、第１の導電形の電界効果型トランジスタで、前記第2のドライバに接続される前記オンチップキャパシタは、導電形が前記第１の導電形とは逆極性である第2の導電形の電界効果型トランジスタであることを特徴とする請求項１０記載の電源ノイズ耐性検査回路。
14. 前記電源ノイズ生成回路は、複数段のノイズ生成回路から構成され、該ノイズ生成回路は、前記駆動制御手段から出力されるノイズ信号と基準電位とを前記駆動制御手段から出力されるテストモード信号によって選択する第１のセレクタと、クロック信号と基準電位とを前記駆動制御手段から出力されるテストモード信号によって選択する第２のセレクタと、前記第１のセレクタの出力に接続される第１の入力と前記第２のセレクタの出力に接続される第２の入力とを有する双安定回路と、該双安定回路の出力に接続されるドライバとからなることを特徴とする請求項１、２、３又は４記載の電源ノイズ耐性検査回路。
15. 半導体チップ上に形成される機能ブロックのデータ入力部にテストパターンを印加すると共に、前記機能ブロックの給電部に電源ノイズを重畳した電圧を供給して前記機能ブロックの電源ノイズ耐性を検査する電源ノイズ耐性検査方法であって、
    前記機能ブロックの外周又は内部に形成された請求項１乃至請求項１５のいずれか一に記載の電源ノイズ耐性検査回路の前記電源ノイズ生成回路の電源から前記電源ノイズを前記機能ブロックの電源へ供給することを特徴とする電源ノイズ耐性検査方法。
    

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