JP2002216500A - 半導体記憶装置および半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 テスト時間が短くて済む半導体記憶装置を提
供する。 【解決手段】 ＤＲＡＭにおいて、各メモリセルＭＣが
正常か否かをテストするテストモード時に活性化され、
センスアンプ活性化信号ＳＮが「Ｈ」レベルに立上げら
れたことに応じて信号φＣをパルス的に「Ｈ」レベルに
立上げるワンショットパルス発生回路３２と、信号φＣ
が「Ｈ」レベルになったことに応じて貫通電流を流し電
源ノイズを発生させる電源ノイズ発生回路３３とを設け
る。したがって、センスアンプ２０の検知・増幅能力が
低下するので、初期不良を生じやすいメモリセルＭＣを
短時間で検出することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置お
よび半導体装置に関し、特に、外部から与えられる電源
電圧によって駆動される半導体記憶装置および半導体装
置に関する。

【０００２】

【従来の技術】従来より、ダイナミックランダムアクセ
スメモリ（以下、ＤＲＡＭと称す）では、出荷前に各メ
モリセル行または列が正常か否かを判別するためのテス
トが行なわれている。

【０００３】図９は、そのようなテスト時におけるＤＲ
ＡＭの動作を示すタイムチャートである。各メモリセル
には、予め所定のデータが書込まれているものとする。
データ書込からある時間Δｔの経過後にビット線イコラ
イズ信号ＢＬＥＱが非活性化レベルの「Ｌ」レベルに立
下げられてビット線対ＢＬ，／ＢＬのイコライズが停止
される。次いで、選択されたワード線ＷＬが選択レベル
の「Ｈ」レベルに立上げられてメモリセルが活性化さ
れ、そのメモリセルの記憶データに応じた微小電位差Δ
ｄがビット線対ＢＬ，／ＢＬ間に生じる。

【０００４】次に、センスアンプ活性化信号ＳＮが活性
化レベルの「Ｈ」レベルに立上げられてセンスアンプが
活性化され、ビット線対ＢＬ，／ＢＬ間の電位差が電源
電圧ＶＣＣに増幅される。ビット線ＢＬと／ＢＬの電位
差に応じた論理のデータが外部に出力され、書込データ
と読出データの論理が比較される。書込データと読出デ
ータの論理が一致した場合はそのメモリセルは正常と判
別され、一致しない場合は不良と判別される。

【０００５】不良メモリセルを含むメモリセル行または
列はスペアメモリセル行または列と置換され、そのＤＲ
ＡＭは正常品として出荷される。不良なメモリセル行ま
たは列がスペアメモリセル行または列よりも多い場合
は、そのＤＲＡＭは救済不可能な不良品として廃棄され
る。

【０００６】

【発明が解決しようとする課題】しかし、メモリセル行
または列が不良と判別される原因としては、メモリセル
に明らかな異常がある場合の他、（１）メモリセルに微
小なリークがあるためにデータ書込後の時間Δｔの経過
とともにビット線対ＢＬ，／ＢＬ間の電位差Δｄが小さ
くなり過ぎてセンスアンプに誤動作が生じる場合や、
（２）イコライザなどに異常があってイコライズ時間Δ
ｔの経過とともにビット線電位が変化してセンスアンプ
が誤動作する場合や、（３）センスアンプの動作時に接
地電圧ＧＮＤのラインＬ２に電源ノイズが生じてセンス
アンプが誤動作する場合などがある。上記（１）（２）
の場合は、データ書込後の放置時間Δｔが長いほど不良
品のリジェクト率が高くなるので、テスト時間を長くす
る必要があり、テストコストが高くなるという問題があ
った。

【０００７】それゆえに、この発明の主たる目的は、テ
スト時間が短くて済む半導体記憶装置および半導体装置
を提供することである。

【０００８】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、外部から与えられる電源電圧によって駆動さ
れる半導体記憶装置であって、複数行複数列に配列され
た複数のメモリセルと、それぞれ複数行に対応して設け
られた複数のワード線と、それぞれ複数列に対応して設
けられた複数のビット線対とを含むメモリアレイと、行
アドレス信号に従って複数のワード線のうちのいずれか
のワード線を選択し、そのワード線を選択レベルにして
対応の行の各メモリセルを活性化させ、各ビット線対間
に微小電位差を生じさせる行選択回路と、各ビット線対
に対応して設けられ、センスアンプ活性化信号が活性化
レベルにされたことに応じて、対応のビット線対間の微
小電位差を電源電圧に増幅するセンスアンプと、列アド
レス信号に従って複数のビット線対のうちのいずれかの
ビット線対を選択する列選択回路と、列選択回路によっ
て選択されたビット線対間の電圧に応じた論理のデータ
信号を外部に出力するデータ出力回路と、各メモリセル
が正常か否かをテストするテストモード時に活性化さ
れ、センスアンプ活性化信号が活性化レベルにされたこ
とに応じて電源ノイズを発生させる電源ノイズ発生回路
とを備えたものである。

【０００９】好ましくは、電源ノイズ発生回路は、電源
電位のラインと基準電位のラインとの間に直列接続され
た抵抗素子およびスイッチング素子と、テストモード時
に活性化され、センスアンプ活性化信号が活性化レベル
にされたことに応じてスイッチング素子をパルス的に導
通させる制御回路とを含む。

【００１０】また好ましくは、抵抗素子の抵抗値は変更
可能になっていて、電源ノイズ発生回路は、さらに、抵
抗素子の抵抗値を所望の値に設定するための設定回路を
含む。

【００１１】また好ましくは、電源ノイズ発生回路は、
複数のワード線と交差して設けられた少なくとも１つの
ダミービット線対と、複数のワード線と少なくとも１つ
のダミービット線対の各交差部に設けられたダミーメモ
リセルと、各ダミービット線対に対応して設けられ、ダ
ミーセンスアンプ活性化信号が活性化レベルにされたこ
とに応じて、対応のダミービット線対間の微小電位差を
電源電圧に増幅するダミーセンスアンプと、テストモー
ド時に活性化され、センスアンプ活性化信号が活性化レ
ベルにされたことに応じてダミーセンスアンプ活性化信
号を活性化レベルにする制御回路とを含む。

【００１２】また、この発明に係る半導体装置は、外部
から与えられる電源電圧によって駆動される半導体装置
であって、複数の内部制御信号を発生する信号発生回路
と、信号発生回路で生成された複数の内部制御信号によ
って制御され、所定の動作を行なう内部回路と、複数の
内部制御信号のうちのいずれかの内部制御信号を選択す
る信号選択回路と、内部回路が正常か否かをテストする
テストモード時に活性化され、信号選択回路によって選
択された内部制御信号に応答して電源ノイズを発生する
電源ノイズ発生回路とを備えたものである。

【００１３】好ましくは、電源ノイズ発生回路は、電源
電位のラインと基準電位のラインとの間に直列接続され
た抵抗素子およびスイッチング素子と、テストモード時
に活性化され、信号選択回路によって選択された内部制
御信号に応答してスイッチング素子をパルス的に導通さ
せる制御回路とを含む。

【００１４】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるＤＲＡＭの全体構成を示すブロ
ック図である。図１において、このＤＲＡＭは、クロッ
ク制御回路１、アドレスバッファ２、行デコーダ３、列
デコーダ４、メモリアレイ５、イコライズ回路６、ＶＢ
Ｌ発生回路７、ＶＣＰ発生回路８、センスアンプ＋入出
力制御回路９、ライトバッファ１０、データ入力バッフ
ァ１１、およびデータ出力バッファ１２を備え、外部か
ら与えられる電源電位ＶＣＣおよび接地電位ＧＮＤによ
って駆動される。

【００１５】クロック制御回路１は、外部制御信号／Ｒ
ＡＳ，／ＣＡＳに従って所定の動作モードを選択し、種
々の内部制御信号ＳＮ，ＳＰ，ＢＬＥＱ，…を生成して
ＤＲＡＭ全体を制御する。アドレスバッファ２は、外部
アドレス信号Ａ０〜Ａｎ（ただし、ｎは０以上の整数で
ある）に従って行アドレス信号ＲＡ０〜ＲＡｎおよび列
アドレス信号ＣＡ０〜ＣＡｎを生成し、生成した信号Ｒ
Ａ０〜ＲＡｎおよびＣＡ０〜ＣＡｎをそれぞれ行デコー
ダ３および列デコーダ４に与える。

【００１６】メモリアレイ５は、図２に示すように、行
列状に配列された複数のメモリセルＭＣと、各行に対応
して設けられたワード線ＷＬと、各列に対応して設けら
れたビット線対ＢＬ，／ＢＬとを含む。各メモリセルＭ
Ｃは、アクセス用のＮチャネルＭＯＳトランジスタ１５
と情報記憶用のキャパシタ１６とを含む。ＮチャネルＭ
ＯＳトランジスタ１５およびキャパシタ１６は対応のビ
ット線ＢＬまたは／ＢＬとセルプレート電位ＶＣＰのラ
インとの間に直列接続され、ＮチャネルＭＯＳトランジ
スタ１５のゲートは対応のワード線ＷＬに接続される。
ワード線ＷＬが選択レベルの「Ｈ」レベルにされると、
そのワード線ＷＬに対応する各メモリセルＭＣのＮチャ
ネルＭＯＳトランジスタ１５が導通し、そのメモリセル
ＭＣのデータの書込／読出が可能となる。

【００１７】イコライズ回路６は、各ビット線対ＢＬ，
／ＢＬに対応して設けられたイコライザ１７を含む。イ
コライザ１７は、ＮチャネルＭＯＳトランジスタ１８，
１９を含む。ＮチャネルＭＯＳトランジスタ１８，１９
は、それぞれビット線ＢＬ，／ＢＬとビット線電位ＶＢ
Ｌ（＝ＶＣＣ／２）のラインとの間に接続され、それら
のゲートはともにビット線イコライズ信号ＢＬＥＱを受
ける。イコライザ１７は、ビット線イコライズ信号ＢＬ
ＥＱが活性化レベルの「Ｈ」レベルにされたことに応じ
て、ビット線ＢＬと／ＢＬの電位をビット線電位ＶＢＬ
にイコライズする。ＶＢＬ発生回路７は、ビット線電位
ＶＢＬを生成して各イコライザ１７に与える。ＶＣＰ発
生回路８は、セルプレート電位ＶＣＰを生成して各メモ
リセルＭＣに与える。

【００１８】センスアンプ＋入出力制御回路９は、図２
に示すように、各ビット線対ＢＬ，／ＢＬに対応して設
けられたセンスアンプ２０、列選択ゲート２７および列
選択線ＣＳＬと、ＮチャネルＭＯＳトランジスタ２５、
ＰチャネルＭＯＳトランジスタ２６およびデータ入出力
線対ＩＯ，／ＩＯ（ＩＯＰ）とを含む。

【００１９】センスアンプ２０は、ＮチャネルＭＯＳト
ランジスタ２１，２２およびＰチャネルＭＯＳトランジ
スタ２３，２４を含む。ＮチャネルＭＯＳトランジスタ
２１，２２は、それぞれビット線ＢＬ，／ＢＬとノード
Ｎ１との間に接続され、それらのゲートはそれぞれビッ
ト線／ＢＬ，ＢＬに接続される。ＰチャネルＭＯＳトラ
ンジスタ２３，２４は、それぞれビット線ＢＬ，／ＢＬ
とノードＮ２との間に接続され、それらのゲートはそれ
ぞれビット線／ＢＬ，ＢＬに接続される。ＮチャネルＭ
ＯＳトランジスタ２５は、ノードＮ１と接地電位ＧＮＤ
のラインＬ２との間に接続され、そのゲートはセンスア
ンプ活性化信号ＳＮを受ける。ＰチャネルＭＯＳトラン
ジスタ２６は、ノードＮ２と電源電位ＶＣＣのラインＬ
１との間に接続され、そのゲートはセンスアンプ活性化
信号ＳＰを受ける。センスアンプ２０は、センスアンプ
活性化信号ＳＮ，ＳＰがそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルになったことに応じて活性化され、ビット
線ＢＬ，／ＢＬ間の微小電位差Δｄを電源電圧ＶＣＣに
増幅する。

【００２０】列選択ゲート２７は、それぞれビット線Ｂ
Ｌ，／ＢＬとデータ入出力線ＩＯ，／ＩＯとの間に接続
されたＮチャネルＭＯＳトランジスタ２８，２９を含
む。ＮチャネルＭＯＳトランジスタ２８，２９のゲート
は、列選択線ＣＳＬに接続される。列選択線ＣＳＬが選
択レベルの「Ｈ」レベルにされると、その列選択線ＣＳ
Ｌに対応する列選択ゲート２７のＮチャネルＭＯＳトラ
ンジスタ２８，２９が導通し、ビット線対ＢＬ，／ＢＬ
とデータ入出力線対ＩＯ，／ＩＯとが結合される。

【００２１】行デコーダ３は、アドレスバッファ２から
の行アドレス信号ＲＡ０〜ＲＡｎに従って複数のワード
線ＷＬのうちのいずれかのワード線ＷＬを選択し、その
ワード線ＷＬを選択レベルの「Ｈ」レベルにする。列デ
コーダ４は、アドレスバッファ２からの列アドレス信号
ＣＡ０〜ＣＡｎに従って複数の列選択線ＣＳＬのうちの
いずれかの列選択線ＣＳＬを選択し、その列選択線ＣＳ
Ｌを選択レベルの「Ｈ」レベルにする。

【００２２】ライトバッファ１０は、クロック制御回路
１によって制御され、外部制御信号／ＷＥをデータ入力
バッファ１１に伝達させる。データ入力バッファ１１
は、書込モード時に、外部制御信号／ＷＥに応答して、
外部から与えられたデータＤｍ（ただし、ｍは０以上の
整数である）をデータ入出力線対ＩＯＰを介して選択さ
れたメモリセルＭＣに与える。データ出力バッファ１２
は、読出モード時に、外部制御信号／ＯＥに応答して、
選択されたメモリセルＭＣからの読出データＱｍを外部
に出力する。

【００２３】次に、図１および図２で示したＤＲＡＭの
動作について説明する。書込モード時においては、列デ
コーダ４によって列アドレス信号ＣＡ０〜ＣＡｎに応じ
た列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立
上げられ、その列の列選択ゲート２７が導通する。書込
データＤｍは、データ入力バッファ１１およびデータ入
出力線対ＩＯ，／ＩＯを介して選択されたビット線対Ｂ
Ｌ，／ＢＬに、ビット線ＢＬ，／ＢＬ間の電位差として
与えられる。次いで、行デコーダ３によって、行アドレ
ス信号ＲＡ０〜ＲＡｎに応じた行のワード線ＷＬが選択
レベルの「Ｈ」レベルに立上げられ、その行の各メモリ
セルＭＣのＮチャネルＭＯＳトランジスタ１５が導通す
る。選択されたメモリセルＭＣのキャパシタ１６には、
ビット線ＢＬまたは／ＢＬの電位に応じた電荷が蓄えら
れる。

【００２４】読出モード時においては、まずビット線イ
コライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられ、イ
コライザ１７のＮチャネルＭＯＳトランジスタ１８，１
９が非導通になってビット線ＢＬ，／ＢＬのイコライズ
が停止される。次いで、行デコーダ３によって行アドレ
ス信号ＲＡ０〜ＲＡｎに対応する行のワード線ＷＬが選
択レベルの「Ｈ」レベルに立上げられ、各ビット線対Ｂ
Ｌ，／ＢＬ間の電位は活性化されたメモリセルＭＣのキ
ャパシタ１６の電荷量に応じて微小量だけ変化する。

【００２５】次いで、センスアンプ活性化信号ＳＮ，Ｓ
Ｐがそれぞれ順次「Ｈ」レベルおよび「Ｌ」レベルにな
り、センスアンプ２０が活性化される。ビット線ＢＬの
電位がビット線／ＢＬの電位よりも微小量だけ高い場合
は、ＭＯＳトランジスタ２２，２３の抵抗値がＭＯＳト
ランジスタ２１，２４の抵抗値よりも小さくなり、ビッ
ト線ＢＬの電位が「Ｈ」レベル（電源電位ＶＣＣ）まで
引き上げられるとともにビット線／ＢＬの電位が「Ｌ」
レベル（接地電位ＧＮＤ）まで引き下げられる。逆に、
ビット線／ＢＬの電位がビット線ＢＬの電位よりも微小
量だけ高い場合は、ＭＯＳトランジスタ２１，２４の抵
抗値がＭＯＳトランジスタ２２，２３の抵抗値よりも小
さくなり、ビット線／ＢＬの電位が「Ｈ」レベルまで引
き上げられるとともにビット線ＢＬの電位が「Ｌ」レベ
ルまで引き下げられる。

【００２６】次いで、列デコーダ４によって列アドレス
信号ＣＡ０〜ＣＡｎに対応する列の列選択線ＣＳＬが選
択レベルの「Ｈ」レベルに立上げられ、その列の列選択
ゲート２７が導通する。選択された列のビット線対Ｂ
Ｌ，／ＢＬのデータは、列選択ゲート２７およびデータ
入出力線対ＩＯ，／ＩＯを介してデータ出力バッファ１
２に与えられる。出力バッファ１２は、信号／ＯＥに応
答して、読出データＱｍを外部に出力する。

【００２７】さて、このようなＤＲＡＭでは、出荷前
に、通常の条件よりも若干厳しい条件で各メモリセルＭ
Ｃのデータの書込／読出を行ない、各メモリセルＭＣが
正常か否かのテストを行なう。通常の条件よりも若干厳
しい条件でテストするのは、不良の程度が小さいため通
常の条件では正常と判別されるが、出荷後早期に不良と
なるメモリセルＭＣを検出する必要があるからである。
そこで、このＤＲＡＭでは、センスアンプ２０の動作時
に電源ノイズを起こすことにより、初期不良を起こしや
すいメモリセルＭＣを検出する。

【００２８】図３は、このＤＲＡＭの特徴となるテスト
モードに関連する部分の構成を示す回路ブロック図であ
る。図３においては、このＤＲＡＭは、さらに、テスト
モード制御回路３１、ワンショットパルス発生回路３２
および電源ノイズ発生回路３３を備える。

【００２９】テストモード制御回路３１は、いわゆるア
ドレスキーによりテストモードを制御するための回路で
ある。すなわちテストモード制御回路３１は、予め定め
られたアドレス信号Ａ０〜Ａｎがアドレスバッファ２を
介して所定のタイミングおよび条件で入力されたことに
応じてテスト信号ＴＥを活性化レベルの「Ｈ」レベルに
する。

【００３０】ワンショットパルス発生回路３２は、テス
ト信号ＴＥが「Ｈ」レベルにされたことに応じて活性化
され、センスアンプ活性化信号ＳＮの立上がりエッジに
応答して、信号φＣを一定時間だけパルス的に「Ｈ」レ
ベルに立上げる。

【００３１】電源ノイズ発生回路３３は、抵抗素子３
４，３５、トランスファーゲート３６およびインバータ
３７を含む。抵抗素子３４、トランスファーゲート３６
および抵抗素子３５は、電源電位ＶＣＣのラインＬ１と
接地電位ＧＮＤのラインＬ２との間に直列接続される。
信号φＣは、トランスファーゲート３６のＮチャネルＭ
ＯＳトランジスタ側のゲートに直接入力されるととも
に、インバータ３７を介してトランスファーゲート３６
のＰチャネルＭＯＳトランジスタ側のゲートに入力され
る。

【００３２】信号φＣが「Ｈ」レベルに立上げられる
と、トランスファーゲート３６が導通し、電源電位ＶＣ
ＣのラインＬ１から抵抗素子３４、トランスファーゲー
ト３６および抵抗素子３５を介して接地電位ＧＮＤのラ
インＬ２に比較的大きな貫通電流が流れ、ラインＬ２の
電位が接地電位ＧＮＤよりも若干高くなる。

【００３３】図４は、このＤＲＡＭのテストモード時の
動作を示すタイムチャートである。予め各メモリセルＭ
Ｃに所定のデータが書込まれるとともに、テストモード
が設定されてテスト信号ＴＥが活性化レベルの「Ｈ」レ
ベルになり、ワンショットパルス発生回路３２が活性化
されているものとする。

【００３４】まず、ビット線イコライズ信号ＢＬＥＱが
非活性化レベルの「Ｌ」レベルに立下げられ、イコライ
ザ１７のＮチャネルＭＯＳトランジスタ１８，１９が非
導通になってビット線ＢＬ，／ＢＬのイコライズが停止
される。次いで、行アドレス信号ＲＡ０〜ＲＡｎに応じ
た行のワード線ＷＬが選択レベルの「Ｈ」レベルに立上
げられ、そのワード線ＷＬに対応する各メモリセルＭＣ
が活性化され、そのメモリセルＭＣの記憶データに応じ
てビット線ＢＬ，／ＢＬ間に微小電位差Δｄが生じる。
このメモリセルＭＣは、初期不良を起こしやすいメモリ
セルＭＣであり、Δｄは通常よりも小さいものとする。

【００３５】次に、センスアンプ活性化信号ＳＮ，ＳＰ
が順次「Ｈ」レベルおよび「Ｌ」レベルにされてセンス
アンプ２０が活性化される。テストモード時はワンショ
ットパルス発生回路３２が活性化されているので、信号
ＳＮの立上がりエッジに応答して信号φＣがパルス的に
「Ｈ」レベルに立上げられる。信号φＣが「Ｈ」レベル
になると、電源ノイズ発生回路３３のトランスファーゲ
ート３６が導通して貫通電流が流れ、ラインＬ２の電位
が通常よりも高くなる。このとき、Δｄが通常よりも小
さく、かつラインＬ２の電位が通常よりも高くなるの
で、センスアンプ２０が誤動作する。

【００３６】すなわちラインＬ２の電位上昇が小さい通
常の条件であればビット線ＢＬ，／ＢＬがそれぞれ
「Ｈ」レベルおよび「Ｌ」レベルになる場合でも、セン
スアンプ２０が誤動作を起こしてビット線ＢＬ，／ＢＬ
がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになってし
まう。したがって、このメモリセルＭＣは、書込データ
と読出データの論理が一致しないので不良と判別され
る。このようなメモリセルＭＣは、スペアメモリセルと
置換される。不良なメモリセルＭＣをスペアメモリセル
で置換できない場合は、そのＤＲＡＭは不良品として廃
棄される。

【００３７】この実施の形態１では、センスアンプ２０
の動作時に電源ノイズを発生させてセンスアンプ２０の
検知・増幅能力を低下させるので、初期不良を起こしや
すい不良なメモリセルＭＣを短時間で効率よく検出する
ことができる。

【００３８】［実施の形態２］図５は、この発明の実施
の形態２によるＤＲＡＭのテストモードに関連する部分
の構成を示す回路ブロック図である。図５において、こ
のＤＲＡＭは、図１および図２の構成に加えてテストモ
ード制御回路４０、ワンショットパルス発生回路３２お
よび電源ノイズ発生回路４１．１〜４１．Ｋ（ただし、
Ｋは２以上の整数である）を備える。

【００３９】テストモード制御回路４０は、アドレス信
号Ａ０〜Ａｎがアドレスバッファ２を介して所定のタイ
ミングおよび条件が入力されたことに応じて、テスト信
号ＴＥを活性化レベルの「Ｈ」レベルにするとともに、
そのアドレス信号Ａ０〜Ａｎに応じて信号ＴＭ１〜ＴＭ
Ｋのうちの信号ＴＭ１〜ＴＭｋ（ただし、ｋは１以上Ｋ
以下の整数である）を活性化レベルの「Ｈ」レベルにす
る。

【００４０】ワンショットパルス発生回路３２は、図３
で説明したものと同じであり、テスト信号ＴＥが「Ｈ」
レベルにされたことに応じて活性化され、センスアンプ
活性化信号ＳＮの立上がりエッジに応答して、信号φＣ
を一定時間だけパルス的に「Ｈ」レベルに立上げる。

【００４１】電源ノイズ発生回路４１．１は、抵抗素子
４２，４３、トランスファーゲート４４，４５およびイ
ンバータ４６，４７を含む。抵抗素子４２、トランスフ
ァーゲート４４，４５および抵抗素子４３は、電源電位
ＶＣＣのラインＬ１と接地電位ＧＮＤのラインＬ２との
間に直列接続される。インバータ４６，４７は、それぞ
れトランスファーゲート４４，４５のＮチャネルＭＯＳ
トランジスタ側のゲートとＰチャネルＭＯＳトランジス
タ側のゲートとの間に接続される。電源ノイズ発生回路
４１．２〜４１．Ｋの各々は、電源ノイズ発生回路４
１．１からインバータ４６を除去したものである。

【００４２】信号φＣは、電源ノイズ発生回路４１．１
〜４１．Ｋのトランスファーゲート４４のＮチャネルＭ
ＯＳトランジスタ側のゲートに直接入力されるととも
に、インバータ４６を介して電源ノイズ発生回路４１．
１〜４１．Ｋのトランスファーゲート４４のＰチャネル
ＭＯＳトランジスタ側のゲートに入力される。信号ＴＭ
１〜ＴＭＫは、それぞれ電源ノイズ発生回路４１．１〜
４１．Ｋのトランスファーゲート４６のＮチャネルＭＯ
Ｓトランジスタ側のゲートに直接入力されるとともにイ
ンバータ４７を介してトランスファーゲート４５のＰチ
ャネルＭＯＳトランジスタ側のゲートに入力される。

【００４３】次に、このＤＲＡＭのテストモード時の動
作について説明する。アドレス信号Ａ０〜Ａｎが所定の
タイミングおよび条件で入力されると、テストモード制
御回路４０によって信号ＴＥが「Ｈ」レベルにされると
ともに信号ＴＭ１〜ＴＭＫのうちの信号ＴＭ１〜ＴＭｋ
が「Ｈ」レベルにされる。これにより、ワンショットパ
ルス発生回路３２が活性化されるとともに、電源ノイズ
発生回路４１．１〜４１．ｋのトランスファーゲート４
５が導通して電源ノイズ発生回路４１．１〜４１．ｋが
活性化される。

【００４４】次いで、センスアンプ活性化信号ＳＮが
「Ｈ」レベルに立上げられると、ワンショットパルス発
生回路３２によって信号φＣがパルス的に「Ｈ」レベル
に立上げられる。これにより、電源ノイズ発生回路４
１．１〜４１．Ｋのうちの電源ノイズ発生回路４１．１
〜４１．ｋのトランスファーゲート４４が導通し、電源
ノイズ発生回路４１．１〜４１．ｋにおいて貫通電流が
流れてラインＬ２の電位が上昇する。ラインＬ２の電位
は、活性化される電源ノイズ発生回路の数ｋに応じて高
くなる。したがって、この実施の形態２では、ラインＬ
２の電位の上昇分を複数段階で調整できるので、テスト
条件を適正に設定することができる。

【００４５】なお、電源ノイズ発生回路４１．１〜４
１．Ｋの抵抗素子４２および４３の抵抗値は、同じ値に
してもよいし異なる値にしてもよい。また、電源ノイズ
発生回路４１．１〜４１．Ｋの抵抗素子４２および４３
の抵抗値を異なる値にしておき、信号ＴＭ１〜ＴＭＫの
うちのいずれか１つの信号のみを活性化レベルの「Ｈ」
レベルにしてもよい。

【００４６】［実施の形態３］図６は、この発明の実施
の形態３によるＤＲＡＭのテストモードに関連する部分
の構成を示す回路ブロック図である。図６を参照して、
このＤＲＡＭが実施の形態１のＤＲＡＭと異なる点は、
テストモード制御回路３１がテストモード制御回路４９
で置換され、切換回路５０が追加されている点である。

【００４７】テストモード制御回路４９は、アドレス信
号Ａ０〜Ａｎがアドレスバッファ２を介して所定のタイ
ミングおよび条件で入力されたことに応じて、テスト信
号ＴＥを活性化レベルの「Ｈ」レベルにするとともに、
そのアドレス信号Ａ０〜Ａｎに応じて信号ＴＭ１〜ＴＭ
４のうちのいずれかの信号を活性化レベルの「Ｈ」レベ
ルにする。

【００４８】切換回路５０は、ＮチャネルＭＯＳトラン
ジスタ５１〜５４を含む。ＮチャネルＭＯＳトランジス
タ５１〜５４のドレインはそれぞれセンスアンプ活性化
信号ＳＮ、行デコード信号ＲＯＤ、列デコード信号ＣＯ
Ｄ、書込制御信号ＷＲＴを受ける。行デコード信号ＲＯ
Ｄは、行選択動作に関連する種々の内部制御信号のうち
のいずれかの信号（たとえばワード線ＷＬの立上がりタ
イミングを決定する信号）である。列デコード信号ＣＯ
Ｄは、列選択動作に関連する種々の内部制御信号のうち
のいずれかの信号（たとえば列選択線ＣＳＬの立上がり
タイミングを決定する信号）である。書込制御信号ＷＲ
Ｔは、書込動作に関連する種々の内部制御信号のうちの
いずれかの信号である。ＮチャネルＭＯＳトランジスタ
５１〜５４のソースは、ともにワンショットパルス発生
回路３２の入力ノードに接続され、それらのゲートはそ
れぞれ信号ＴＭ１〜ＴＭ４を受ける。

【００４９】次に、このＤＲＡＭのテストモード時の動
作について説明する。アドレス信号Ａ０〜Ａｎが所定の
タイミングおよび条件で入力されると、テストモード制
御回路４９によって信号ＴＥが「Ｈ」レベルにされると
ともに信号ＴＭ１〜ＴＭ４のうちのいずれかの信号（た
とえばＴＭ２）が「Ｈ」レベルにされる。これにより、
ワンショットパルス発生回路３２が活性化されるととも
に、切換回路５０のＮチャネルＭＯＳトランジスタ（こ
の場合は５２）が導通する。

【００５０】次いで、行デコード信号ＲＯＤが「Ｈ」レ
ベルに立上げられると、ワンショットパルス発生回路３
２によって信号φＣがパルス的に「Ｈ」レベルに立上げ
られる。これにより、電源ノイズ発生回路３３において
貫通電流が流れ、ラインＬ２の電位が通常よりも高く浮
き上がる。

【００５１】したがって、この実施の形態３では、種々
の内部制御信号のうちの所望の内部制御信号に同期させ
て電源ノイズを発生させることができるので、テスト条
件を適正に設定することができる。

【００５２】［実施の形態４］図７は、この発明の実施
の形態４によるＤＲＡＭの電源ノイズ発生回路５５の構
成を示す回路ブロック図である。図７において、この電
源ノイズ発生回路５５は、メモリアレイ５に隣接して配
置され、１列分の複数のメモリセルＭＣ、ビット線対Ｂ
Ｌ，／ＢＬ、イコライザ１７およびセンスアンプ２０
と、ＮチャネルＭＯＳトランジスタ２５およびＰチャネ
ルＭＯＳトランジスタ２６とを含む。ワード線ＷＬは、
メモリアレイ５と共用される。ＭＯＳトランジスタ２
５，２６のゲートは、それぞれダミーセンスアンプ活性
化信号ＳＮｄ，ＳＰｄを受ける。信号ＳＮｄ，ＳＰｄ
は、テストモード時に信号ＳＮ，ＳＰに同期して順次
「Ｈ」レベルおよび「Ｌ」レベルになる。

【００５３】信号ＳＮｄ，ＳＰｄは、図８に示すよう
に、テストモード制御回路３１およびゲート回路５６で
生成される。テストモード制御回路３１は、予め定めら
れたアドレス信号Ａ０〜Ａｎがアドレスバッファ２を介
して所定のタイミングおよび条件で入力されたことに応
じてテスト信号ＴＥを活性化レベルの「Ｈ」レベルにす
る。ゲート回路５６は、センスアンプ活性化信号ＳＮ，
ＳＰを受け、テスト信号ＴＥが非活性化レベルの「Ｌ」
レベルの場合は信号ＳＮ，ＳＰの通過を禁止し、テスト
信号ＴＥが活性化レベルの「Ｈ」レベルの場合は信号Ｓ
Ｎ，ＳＰを通過させる。ゲート回路５６を通過した信号
ＳＮ，ＳＰは、信号ＳＮｄ，ＳＰｄとなる。テスト信号
ＴＥが「Ｌ」レベルの場合は、信号ＳＮｄ，ＳＰｄはそ
れぞれ「Ｌ」レベルおよび「Ｈ」レベルに固定される。

【００５４】したがって、通常動作時は電源ノイズ発生
回路５５のセンスアンプ２０は動作しない。テストモー
ド時は電源ノイズ発生回路５５のセンスアンプ２０が動
作して電源ノイズが発生し、初期不良を起こしやすい不
良なメモリセルＭＣの検出が容易になる。

【００５５】なお、この実施の形態４では、電源ノイズ
発生回路５５内に１列分のセンスアンプ２０などを設け
たが、複数列分のセンスアンプ２０などを設けてもよい
ことは言うまでもない。

【００５６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００５７】

【発明の効果】以上のように、この発明に係る半導体記
憶装置では、各メモリセルが正常か否かをテストするテ
ストモード時に活性化され、センスアンプ活性化信号が
活性化レベルにされたことに応じて電源ノイズを発生さ
せる電源ノイズ発生回路が設けられる。したがって、セ
ンスアンプの動作時にセンスアンプの検知能力が低下す
るので、不良なメモリセル行または列を短時間で効率よ
く検出することができ、テスト時間が短くて済む。

【００５８】好ましくは、電源ノイズ発生回路は、電源
電位のラインと基準電位のラインとの間に直列接続され
た抵抗素子およびスイッチング素子と、テストモード時
に活性化され、センスアンプ活性化信号が活性化レベル
にされたことに応じてスイッチング素子をパルス的に導
通させる制御回路とを含む。この場合は、電源ノイズを
容易に発生させることができる。

【００５９】また好ましくは、抵抗素子の抵抗値は変更
可能になっていて、電源ノイズ発生回路は、さらに、抵
抗素子の抵抗値を所望の値に設定するための設定回路を
含む。この場合は、電源ノイズのレベルを調整すること
ができ、テスト条件を適正に設定することができる。

【００６０】また好ましくは、電源ノイズ発生回路は、
複数のワード線と交差して設けられた少なくとも１つの
ダミービット線対と、複数のワード線と少なくとも１つ
のダミービット線対の各交差部に設けられたダミーメモ
リセルと、各ダミービット線対に対応して設けられ、ダ
ミーセンスアンプ活性化信号が活性化レベルにされたこ
とに応じて、対応のダミービット線対間の微小電位差を
電源電圧に増幅するダミーセンスアンプと、テストモー
ド時に活性化され、センスアンプ活性化信号が活性化レ
ベルにされたことに応じてダミーセンスアンプ活性化信
号を活性化レベルにする制御回路とを含む。この場合
は、実際に発生する波形の電源ノイズを容易に発生させ
ることができる。

【００６１】また、この発明に係る半導体装置では、複
数の内部制御信号を発生する信号発生回路と、信号発生
回路で生成された複数の内部制御信号によって制御さ
れ、所定の動作を行なう内部回路と、複数の内部制御信
号のうちのいずれかの内部制御信号を選択する信号選択
回路と、内部回路が正常か否かをテストするテストモー
ド時に活性化され、信号選択回路によって選択された内
部制御信号に応答して電源ノイズを発生する電源ノイズ
発生回路とが設けられる。したがって、所望の内部制御
信号に同期させて電源ノイズを発生させることができる
ので、内部回路が不良か否かを短時間で効率よく検出す
ることができる。

【００６２】好ましくは、電源ノイズ発生回路は、電源
電位のラインと基準電位のラインとの間に直列接続され
た抵抗素子およびスイッチング素子と、テストモード時
に活性化され、信号選択回路によって選択された内部制
御信号に応答してスイッチング素子をパルス的に導通さ
せる制御回路とを含む。この場合は、電源ノイズを容易
に発生させることができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるＤＲＡＭの全
体構成を示すブロック図である。

【図２】 図１に示したメモリアレイ、イコライズ回路
およびセンスアンプ＋入出力制御回路の構成を示す回路
ブロック図である。

【図３】 図１に示したＤＲＡＭに含まれるテストモー
ドに関連する部分の構成を示す回路ブロック図である。

【図４】 図１〜図３に示したＤＲＡＭの動作を示すタ
イムチャートである。

【図５】 この発明の実施の形態２によるＤＲＡＭのテ
ストモードに関連する部分の構成を示す回路ブロック図
である。

【図６】 この発明の実施の形態３によるＤＲＡＭのテ
ストモードに関連する部分の構成を示す回路ブロック図
である。

【図７】 この発明の実施の形態４によるＤＲＡＭの電
源ノイズ発生回路の構成を示す回路ブロック図である。

【図８】 図７に示したダミーセンスアンプ活性化信号
の生成方法を説明するためのブロック図である。

【図９】 従来のＤＲＡＭのテスト方法の問題点を説明
するためのタイムチャートである。

【符号の説明】

１ クロック制御回路、２ アドレスバッファ、３ 行
デコーダ、４ 列デコーダ、５ メモリアレイ、６ イ
コライズ回路、７ ＶＢＬ発生回路、８ ＶＣＰ発生回
路、９ センスアンプ＋入出力制御回路、１０ ライト
バッファ、１１データ入力バッファ、１２ データ出力
バッファ、Ｌ１ 電源電位ＶＣＣのライン、Ｌ２ 接地
電位ＧＮＤのライン、ＭＣ メモリセル、ＷＬ ワード
線、ＢＬ，／ＢＬ ビット線対、ＣＳＬ 列選択線、Ｉ
Ｏ，／ＩＯ（ＩＯＰ） データ入出力線対、１５，１
８，１９，２１，２２，２５，２８，２９，５１〜５４
ＮチャネルＭＯＳトランジスタ、１６ キャパシタ、１
７ イコライザ、２０センスアンプ、２３，２４，２６
ＰチャネルＭＯＳトランジスタ、２７ 列選択ゲー
ト、３１，４０，４９ テストモード制御回路、３２
ワンショットパルス発生回路、３３，４１．１〜４１．
Ｋ，５５ 電源ノイズ発生回路、３４，３５，４２，４
３ 抵抗素子、３６，４４，４５ トランスファーゲー
ト、３７，４６，４７ インバータ、５６ ゲート回
路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｔ 21/822 Ｆターム(参考） 2G132 AA08 AB08 AG01 AG09 AK07 AK15 AL09 AL11 5B024 AA15 BA21 BA29 CA07 EA01 EA04 5F038 AV06 CD02 CD03 DF01 DF05 DT02 DT08 DT10 EZ20 5L106 AA01 DD12 DD36 GG07

Claims (6)

【特許請求の範囲】
1. 【請求項１】 外部から与えられる電源電圧によって駆
   動される半導体記憶装置であって、 複数行複数列に配列された複数のメモリセルと、それぞ
   れ前記複数行に対応して設けられた複数のワード線と、
   それぞれ前記複数列に対応して設けられた複数のビット
   線対とを含むメモリアレイ、 行アドレス信号に従って前記複数のワード線のうちのい
   ずれかのワード線を選択し、そのワード線を選択レベル
   にして対応の行の各メモリセルを活性化させ、各ビット
   線対間に微小電位差を生じさせる行選択回路、 各ビット線対に対応して設けられ、センスアンプ活性化
   信号が活性化レベルにされたことに応じて、対応のビッ
   ト線対間の微小電位差を前記電源電圧に増幅するセンス
   アンプ、 列アドレス信号に従って前記複数のビット線対のうちの
   いずれかのビット線対を選択する列選択回路、 前記列選択回路によって選択されたビット線対間の電圧
   に応じた論理のデータ信号を外部に出力するデータ出力
   回路、および各メモリセルが正常か否かをテストするテ
   ストモード時に活性化され、前記センスアンプ活性化信
   号が活性化レベルにされたことに応じて電源ノイズを発
   生させる電源ノイズ発生回路を備える、半導体記憶装
   置。
2. 【請求項２】 前記電源ノイズ発生回路は、 電源電位のラインと基準電位のラインとの間に直列接続
   された抵抗素子およびスイッチング素子、および前記テ
   ストモード時に活性化され、前記センスアンプ活性化信
   号が活性化レベルにされたことに応じて前記スイッチン
   グ素子をパルス的に導通させる制御回路を含む、請求項
   １に記載の半導体記憶装置。
3. 【請求項３】 前記抵抗素子の抵抗値は変更可能になっ
   ていて、 前記電源ノイズ発生回路は、さらに、前記抵抗素子の抵
   抗値を所望の値に設定するための設定回路を含む、請求
   項２に記載の半導体記憶装置。
4. 【請求項４】 前記電源ノイズ発生回路は、 前記複数のワード線と交差して設けられた少なくとも１
   つのダミービット線対、 前記複数のワード線と前記少なくとも１つのダミービッ
   ト線対の各交差部に設けられたダミーメモリセル、 各ダミービット線対に対応して設けられ、ダミーセンス
   アンプ活性化信号が活性化レベルにされたことに応じ
   て、対応のダミービット線対間の微小電位差を前記電源
   電圧に増幅するダミーセンスアンプ、および前記テスト
   モード時に活性化され、前記センスアンプ活性化信号が
   活性化レベルにされたことに応じて前記ダミーセンスア
   ンプ活性化信号を活性化レベルにする制御回路を含む、
   請求項１に記載の半導体記憶装置。
5. 【請求項５】 外部から与えられる電源電圧によって駆
   動される半導体装置であって、 複数の内部制御信号を発生する信号発生回路、 前記信号発生回路で生成された複数の内部制御信号によ
   って制御され、所定の動作を行なう内部回路、 前記複数の内部制御信号のうちのいずれかの内部制御信
   号を選択する信号選択回路、および前記内部回路が正常
   か否かをテストするテストモード時に活性化され、前記
   信号選択回路によって選択された内部制御信号に応答し
   て電源ノイズを発生する電源ノイズ発生回路を備える、
   半導体装置。
6. 【請求項６】 前記電源ノイズ発生回路は、 電源電位のラインと基準電位のラインとの間に直列接続
   された抵抗素子およびスイッチング素子、および前記テ
   ストモード時に活性化され、前記信号選択回路によって
   選択された内部制御信号に応答して前記スイッチング素
   子をパルス的に導通させる制御回路を含む、請求項５に
   記載の半導体装置。