KR950002295B1 - 반도체 기억 장치 - Google Patents

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히로아키 다나카
마사루 고야나키
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가부시기가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체 기억 장치
제 1 도는 본 발명의 제 1 실시예에 따른 DRAM의 일부를 도시하는 회로도.
제 2 도는 현재 제안중인 반도체 메모리 장치의 일부를 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명
11 : 셀 트랜시스터 12 : 캐패시터
WL : 워드선 BL, /BL : 비트선
13 : 워드선 선택 회로 14 : 워드선 구동 회로
15 : 비트선 선충전 회로 16 : 비트선 선충전 전원선
17 : 비트선 등화 회로 18 : 비트선 선충전 전위 발생 회로
19 : 플레이트 전위 발생 회로 20 : 비트선 전위 제어 수단
22 : 스트레스 전압 인가 패드 23 : 스트레스 전압 전달 수단
24 : 트랜지스터 25 : 제어 전압 인가 패드
26 : 노이즈 킬러용 트랜지스터 34 : 워드선 구동용 트랜지스터
28 : 2입력 노아 회로 40, 47 : 출력 스위치 회로
41 : 비트선 전위 제어 신호 인가 패드
42 : 비트선 전위 인가 패드 43 : 제어 회로
48 : 플레이트 전위 인가 패드
본 발명은 반도체 기억 장치에 관한 것으로, 특히 다이내믹형 랜덤 액세스 메모리(이하 DRAM 이라고함)의 예를 들면 웨이퍼 상태에서의 불량의 스크리닝(screenning)시에 메모리셀의 트래스퍼 게이트(Transfer gate)의 스크리닝을 하기 위해 통상 사용시보다도 가속하여 전압 스트레스를 인가하기 위한 회로에 관한 것이다.
일반적으로, 반도체 디바이스를 제조 출하할 경우, 그 신뢰성을 확보하기 위해 양품 디바이스를 열화시키거나 불량품으로 되지 않도록 디바이스의 잠재적인 불량을 노정시키고, 결함 디바이스를 제거하는 스크리닝을 한다. 이 스크리닝의 방법으로써, 전계 가속과 온도 가속을 동시에 실현할 수 있는 번인이 다용되고 있다. 이 번인은 전압을 실사용 전압보다 높게, 온도를 실사용 온도보다 높게 하여 디바이스를 동작시킴으로써, 실사용 조건에서의 초기 고장 기간 이상의 스트레스를 단시간 동안 디바이스에 경험시켜 초기 동자 불량을 일으킬 염려가 있는 디바이스를 출하전에 미리 선별하여 스크리닝한다. 이것에 의해, 초기 동작 불량을 일으킬 염려가 있는 디바이스를 효율적으로 제거하여 제품의 신뢰성을 높일 수 있다.
종래의 반도체 장치의 제조 공정에서는, 웨이퍼 제조 공정을 종료하고 나서 다이소트 테스트에 의해 양품을 선별하여, 불량품을 표시하고, 그 후 양품을 패키지에 수납하여 최종 제품의 형태로 완성시키고 있다. 그리고, 패키지 완료후의 반도체 장치를 대상으로 하여 번인을 하고 있다.
그러나, 종래의 번인 방법은 번인 장치의 설비 투자와 설치 장소의 확보를 위한 비용이 비싸서, 반도체 집적 회로의 제조 원가를 높이는 커다란 요인으로 되어 있다. 더구나 번인으로 발생한 불량은 구제할 수 없는데다 어셈블리까지 나아가 제조비가 많이 든 것을 불량품으로써 처리하지 않으면 안되며, 같은 1칩(chip)으로도 다이소트시에 불량으로써 처리되는 것과 비교하여 현저하게 손실이 크다고 하는 문제가 있다. 또한 리던댄시(redundency) 회로를 구비한 직접 회로(메모리 등)이더라도 번인시의 불량에 대해서는 구제할 수 없으며, 칩의 수율 향상이 어렵다고 하는 문제도 있었다.
한편, 종래 DRAM의 번인시에는 어드레스 순으로 스캔해서 워드선을 순서대로 억세스하는 방법이 사용되고 있다. 이 경우, 워드선에 게이트가 접속된 메모리 셀의 트랜스퍼 게이트용의 트랜지스터(셀 트랜지스터)에 대해서 보면, 주변 회로의 트랜지스터보다 훨씬 적은 빈도로밖에 전압 스트레스가 인가되지 않게 된다. 예를들면, 4메가 DRAM에 대해서 보면 워드선은 4096개 있지만, 이들 중 1사이클에 선택되는 개수는 4개 뿐이며, 셀 트랜지스터의 시험은 1024 사이클을 행함으로써 환료하게 된다. 따라서, 셀 트랜지스터의 게이트는 주변 회로의 트랜지스터에 비해 1024분의 1의 시간밖에 전압 스트레스를 받지 않게 되어 최대 전계가 인가되고 있는 실질 시간이 짧으므로, 번인에 장시간을 필요로 한다.
또한, 근래의 DRAM는 메모리 셀의 캐패시터의 전극에 전원 전압의 절반(Vcc/2)을 인가하는 것이 일반화되어 있다. 이 때문에 캐패시터의 절연막은 막두께가 얇아도 전계면에서 완화되기 때문에, 신뢰성상 문제가 되는 일이 적다. 이것에 대해, 셀 트랜지스터의 게이트 산화막은 셀 트랜지스터의 선택시에 승압된 전위(예를들면 1.5×Vcc근방)가 인가되므로, 막두께가 두꺼워도 가혹한 전계가 가해져서 신뢰성상 문제될 가능성이 크다. 그래서, DRAM의 번인시에는 특히 승압 전위가 게이트에 인가되는 셀 트랜지스터를 적극적인 스크리닝의 대상으로 하는 것이 바람직하다.
상기한 바와같이 적극적인 스크리닝의 대상으로 하고 싶은 셀 트랜지스터에 적은 빈도로 밖에 전압 스트레스가 인가되지 않는다고 하는 문제점을 해결하기 위해, 본원 출원인의 출원에 의해 불량의스크리닝시에 모든 워드선 또는 통상 동작시에 선택되는 갯수 이상의 워드선에 일제히 전압 스트레스를 인가할 수 있도록 하고, 셀 트랜지스터에 대한 스트레스 인가의 효율을 향상시킬 수 있는 반도체 메모리 장치를 제안했다(특원 평 1-169631호). 이것에 의해 DRAM의 경우, 메모리 셀의 트랜스퍼 게이트의 불량의 스크리닝에 대해서는 불량이 충분히 수속되는 레벨로 되고, 1M의 DRAM이나 4M의 DRAM에 있어서의 불량의 대부분을 차지하는 비트 불량을 고속으로 수속할 수 있게 하여, 불량의 스크리닝의 효율을 현저하게 향상시킬 수 있게 한다.
또, 상기 제안에 의한 반도체 메모리 장치는 웨이퍼 상태에서 다이소트 앞에 프로브 카드(probe card)와 프로버(prober)를 사용하여 불량의 스크리닝을 하는 방법을 채용할 경우에 적합하므로 웨이퍼 상태에서 불량의 스크리닝을 하는 것에 의한 많은 큰 이점이 얻어지는 동시에 전압 스트레스 시험의 효율 향상에 의한 시험 시간의 대폭적인 단축이 가능해진다.
상기 제안에 의한 반도체 메모리 장치에 있어서는 DRAM 칩 영역의 워드선에 일제히 전압 스트레스를 인가하는 수단의 일구체예로써, 제 2 도에 나타낸 바와같은 구성이 제안되어 있다. 여기서 51은 메모리 셀의 트랜스퍼 게이트용의 N채널 형의 MOS 트랜지스터, 52는 메모리 셀 캐패시터, VPL은 캐패시터 플레이트 전위, BL, /BL은 비트선쌍, WL1~WL3는 워드선이다. 각 워드선(WL1~WL3)의 타단측에는 각기 MOS트랜지스터(53), (54), (55)의 일단이 접속되고, 이 MOS 트랜지스터(53), (54), (55)의 각 타단은 통상 동작시에 사용되는 일이 없는 스트레스 시험용의 제 1 의 패드(56)에 공통으로 접속되며, 상기 MOS 트랜지스터(53), (54), (55)의 각 게이트는 스트레스 시험용의 제 2 의 패드(57)에 공통으로 접속되어 있다. 또, 58 및 59는 비트선 선충전용 MOS 트랜지스터, 60은 비트선 등화용 MOS 트랜지스터, VEQ는 비트선 선충전ㆍ등화 신호, 61은 비트선 선충전 전원선이며, 이 비트선 선충전 전원선(61)에 제 3 의 패드(62)가 접속되어 있다.
상기 구성에 의하면, 웨이퍼 상태에서의 불량의 스크리닝시에 DRAM 영역에 설치된 스트레스 시험 전용 패드(56), (57), (62)에 테스터(terster)의 프로브 카드의 바늘을 접촉시켜 워드선(WL1~WL3)에 전압 스트레스를 인가함으로써, 메모리 셀의 트랜스퍼 게이트에 대해 웨이퍼 공정상의 잠재불량을 스크리닝할 수 있게 된다. 이 경우, DRAM에 동작 전원을 공급하지 않고 모든 트랜지스터가 오프한 상태로 전압 스트레스를 부여해도 좋지만, 이 상태에서는 각 비트선이 플로팅 상태이므로, 워드선과 비트선과의 전위차에 의해 생기는 전계 스트레스가 불충분하게 될 염려가 있다. 그래서 DRAM에 통상의 동작 전원(예를들면 Vcc=5V)을 공급하여, 데이타의 독출/기록을 하고 있지 않은 대기 상태로 하고, 비트선 선충전 신호 발생회로(도시하지 않음)를 활성화하여 선충전ㆍ등화 신호(VEQ)를 발생시켜, 상기 비트선 선충전용 트랜지스터(58), (59)를 온 상태로 하고, 비트선에 소망의 전위를 부여할 수 있게 한 편이 더욱 효과적이다. 이와같이 하면 종래의 비트선 둘레의 회로를 거의 수정함이 없이, 모든 비트선에 소망의 전압을 일제히 인가할 수 있게 된다.
그래서, 상기 제 1 의 패드(56)에서 스트레스 전압(VS)를 부여하고, 상기 제 2 의 패드(57)에는 VS+Vth(Vth는 MOS 트랜지스터(53~55)의 문턱 값 전압)이상의 게이트 제어 전압(VG)을 부여함으로써, MOS 트랜지스터(53~55)를 온 시켜, 모든 워드선(WL1~WL3)에 소망의 전압 스트레스를 가한다. 또, 상기 제 3 의 패드(62)에 소망의 전압(예를들면 접지 전압 Vcc)를 부여함으로써, 워드선과 비트선과의 사이, 즉, 메모리 셀의 트랜스퍼 게이트의 게이트 절연막에 소망의 전압 스트레스(stress)를 부여할 수 있다. 이 경우, 메모리 셀의 트랜스퍼 게이트(51)는 3 극관 동작 상태로 되어 게이트 전극하의 전면에 채널 영역이 형성되며, 게이트 절연막의 전면에 전압 스트레스가 직접 인가되게 된다.
또, 상기 구성에 의하면, 스트레스 시험 전용 패드(56), (57)에 스트레스 시험용 전압이 인가되는 것에 의해, 완성품 상태에서의 통상 사용시 보다도 워드선의 활성화 율이 높아지므로, 웨이퍼 상태에서의 전압 스트레스 시험의 효율을 현저하게 향상시킬 수 있게 된다. 예를들면 4M 비트의 DRAM의 경우, 종래의 번인시에는 4096개의 워드선중 4개 밖에 동시에 선택되지 않는 것에 비하면, 상기 실시예의 불량의 스크리닝시에는 예를 들어 모든 워드선을 동시에 선택하는 것으로 하면, 워드선의 스트레스 인가 효율을 1000~2000배로 향상시킬 수 있다. 이것에 의해 스트레스 시간이 1000~2000분의 1로 되고, 승압 전위가 인가되는 메모리 셀의 트랜스퍼 트랜지스터의 스크리닝의 효율을 비약적으로 향상시킬 수 있다.
그러나, 상기한 바와같이 현재 제안중인 반도체 메모리 장치에 있어서는 예를들어 웨이퍼 상태에서의 불량의 스크리닝시에 모든 워드선을 선택하여 전압 스트레스를 인가했을 때에 있어서의 워드선의 접속 노드(node)와 접지 노드와의 사이에 접속되어 있는 노이즈 킬러용의 MOS 트랜지스터의 제어에 대해 구체적으로 언급되어 있지 않다. 이 노이즈 킬러용 트랜지스터는 통상 동작시에 선충전 기간 또는 액티브 기간의 비선택 워드선이 플로팅으로 되는 것을 방지하며, 이들 기간에 노이즈 등에 의해 워드선의 레벨이 메모리 셀의 트랜스퍼 게이트용 트랜지스터의 문턱값 전압을 넘어 메모리 셀의 데이타 파괴를 일으켜 버리는 것을 방지하기 위한 것이다. 따라서, 불량의 스크리닝시에 모든 워드선을 선택하여 전압 스트레스를 인가했을 에, 가령 상기 노이즈 킬러용 트랜지스터가 온 상태로 되어 있으며, 전압 스트레스 인가 전원에서 워드선 및 노이즈 킬러용 트렌지스터를 통해 접지 노드로 관통 전류가 흐르게 된다.
따라서, DRAM의 전압 스트레스 시험시에 워드선에 일제히 전압 스트레스를 인가하기 위해, 노이즈 킬러용 회로에 대한 실사용 가능한 제어 수단의 제안이 요망되는 것이다.
본 발명은 상기 사정을 감안하여 이루어진 것으로써, 전압 스트레스 시험시에 모든 워드선 또는 통상 동작시에 선택되는 갯수 이상의 워드선에 일제히 전압 스트레스를 인가할 수 있고, 더구나 전압 스트레스 인가 전원에서 워드선 및 노이즈 킬러용 회로를 통해 접지 노드로 관통 전류가 흐르는 것을 방지할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명은 DRAM에 있어서, 전압 스트레스 시험시에 외부로부터 스트레스 전압이 인가되는 전압 스트레스 시험용 단자와, 이 전압 스트레스 시험용 단자에 스트레스 전압이 인가되지 않을 때에는 오프 상태로 되고, 상기 전압 스트레스 시험용 단자에 스트레스 전압이 인가되었을 때에는 통상 동작시의 어드레스 신호에 따라 선택되는 갯수보다 많은 워드선에 상기 스트레스 전압을 전달하는 스트레스 전압 전달 수단과, 전압 스트레스 시험시에 상기 스트레스 전압이 전달되는 상기 워드선에 접속되어 있는 노이즈 킬러용 회로를 오프 상태로 제어하는 노이즈 킬러 제어 수단을 구비하는 것을 특징으로 한다.
전압 스트레스 시험용 단자 및 스트레스 전압 전달 수단을 가지므로, 예를들어 웨이퍼 상태에서의 불량의 스크리닝시에 모든 워드선 또는 통상 동작시에 선택되는 갯수 이상의 워드선에 일제히 예를들어, DC(직류)적인 전압 스트레스를 인가할 수 있어, 불량의 스크리닝의 효율을 현저하게 향상시킬 수 있게 된다. 이 경우, 노이즈 킬러 제어 수단을 가지므로, 웨이퍼 상태에서의 불량의 스크리닝시에 모든 워드선 또는 통상 동작시에 선택되는 갯수 이상의 워드선을 선택하여 전압 스트레스를 인가했을 때, 이 워드선에 접속되어 있는 노이즈 킬러용 회로가 오프 상태가 되고, 전압 스트레스 인가 전원에서 워드선 및 노이즈 킬러용 회로를 통해 접지 노드로 관통 전류가 흐르는 일은 없다.
이하, 도면을 참조하여 본 발명의 실시에를 설명한다.
제 1 도는 제 1 실시예에 따른 DRAM의 일부를 도시하고 있다. 11 및 12는 행렬 상태로 배치되어 메모리 셀 어레이를 형성하고 있는 다이내믹형(dynamic type) 메모리 셀의 트랜스퍼 게이트용의 MOS 트랜지스터 및 캐패시터, WL은 메모리 셀 어레이의 동일형의 메모리 셀의 트랜스퍼 게이트용 트랜지스터(11)의 게이트에 접속되는 워드선, BL, /BL은 메모리 셀 어레이의 동일 열의 메모리 셀의 트랜스퍼 게이트용 트랜지스터(11)의 드레인에 접속되는 비트선, 13은 외부 또는 내부에서 입력되는 어드레스 신호에 따라서 워드선 선택 신호를 출력하는 워드선 선택 회로(열(row)디코더), 14는 워드선 구동 회로, 15는 상기 비트선과 비트선 선충전 전원선(16)과의 사이에 접속되어, 비트선 선충전 신호(VEQ)에 의해 제어되는 비트선 선충전 회로, 17은 상보적인 비트선 쌍(BL, /BL)간에 접속되어, 비트선 등화 신호(선충전 신호)(VEQ)에 의해 제어되는 비트선 등화 회로, 18은 비트선 선충전 전압(VBL)(통상은 Vcc/2)을 발생하여 모든 비트선 선충전 전원선(16)에 공급하기 위한 비트선 선충전 전위 발행 회로, 19는 캐패시터 프레이트 전위(VPL)(통상은 Vcc/2)을 발생하여 모든 메모리 셀의 캐패시터 플레이트에 공급하기 위한 플레이트 전위 발생 회로이다.
또한, 본 실시에에 있어서는 전압 스트레스 시험시에 상기 비트선 선충전 전원선의 전위를 제어하는 비트선 전위 제어 수단(20)과 전압 스트레스 시험시에 외부에서 스트레스 전압(VS)이 인가되는 전압 스트레스 시험용의 스트레스 전압 인가 단자(예를들면 본딩 패드(bonding pad)(22)와, 이 전압 스트레스 시험용 단자(22)에 스트레스 전압이 인가되지 않을 때에는 오프 상태로 되고 상기 전압 스트레스 시험용 단자(22)에 스트레스 전압이 인가되었을 때에는 통상 동작시의 상기 외부 어드레스신호에 따라 선택되는 갯수보다 많은 워드선에 상기 스트레스 전압을 전달하는 스트레스 전압 전달 수단(23)(예를들면 NMOS 트랜지스터(24) 및 NMOS 트랜지스터의 게이트에 접속된 전압 스트레스 시험용의 제어 전압(VG) 인가 패드(25))과, 전압 스트레스 시험시에 상기 스트레스 전압(VS)이 전달되는 상기 워드선(WL)에 접속되어 있는 후술하는 노이즈 킬러용 MOS 트랜지스터(26)를 오프 상태로 제어하는 노이즈 킬러 제어 수단과, 전압 스트레스 시험시에 상기 캐패시터 프레이트의 전위를 제어하는 캐패시터 플레이트 전위 제어 수단이 설치되어 있다.
상기 워드선 선택 회로(13)는 본 예에서는 선충전형의 낸드 게이트가 사용되고 있다. 이 선충전형의 낸드 게이트는 전원 전위(Vcc)와 접지 전위(Vcc)와의 사이에 선충전용의 PMOS 트랜지스터(31)와 내부 어드레스 신호 디코드용의 NMOS 트랜지스터(32)군이 직렬로 접속되고, 상기 PMOS 트랜지스터(31)와 NMOS 트랜지스터(32)군과의 직렬 접속점이 출력 노드(33)로 되어 있다. 그 동작은 선충전 신호 PRCH가 활성 레벨 "L"로 되어 출력 노드(33)를 "H" 레벨로 선충전한 다음에 입력되는 내부 어드레스 신호가 모두 "H" 레벨로 되었을 경우에 출력 노드(33)의 신호(워드선 선택신호)를 "L" 레벨로 떨어뜨린다.
상기 워드선 구동 회로(14)는 본 예에서는 워드선 구동용 전압 WDRV(전원 전위(Vcc)를 승압한 전위)원과 상기 워드선(WL)과의 사이에 접속되어, 워드선 선택 회로(13)의 출력 신호에 따라 상기 워드선(WL)을 구동하는 워드선 구동용의 예를들어 N채널 MOS트랜지스터(34)와, 상기 워드선 구도용 트랜지스터(34) 및 워드선(WL)의 접속 노드와의 사이에 접속된 상기 노이즈 킬러용 N채널 MOS 트랜지스터(26)와, 상기 워드선 선택회로(13)의 출력단에 입력단이 접속된 제 1 의 CMOS 인버터(35)와, 전원 전위(Vcc)와 상기 워드선 선택 회로(13)의 출력단과의 사이에 접속되며, 게이트가 상기 제 1 의 CMOS 인버터(35)의 출력단에 접속된 풀업용의 PMOS 트랜지스터(36)와, 상기 제 1 의 CMOS 인버터(35)의 출력단과 상기 워드선 구동용의 MOS 트랜지스터(34)의 게이트와의 사이에 접속되며, 게이트로 전원 전위(Vcc)를 유입하여 NMOS 트랜지스터(37)와, 상기 제 1 의 CMOS 인버터(35)의 출력단과 상기 노이즈 킬러용의 NMOS 트랜지스터(26)의 게이트와의 사이에 접속된 제 2 의 CMOS 인버터를 갖는다. 이 경우, 본 예에서는 상기 제 2 의 CMOS 인버터와, 후술하는 노이즈 킬러용 트랜지스터 제어 신호(VA)와의 논리 합을 취하도록 2 입력 노아 게이트(38)를 구성하고 있다.
상기 비트선 전위 제어 수단(20)은 본 예에서는 비트선 선충전 전위 발생 회로(18)의 출력단과 비트선 선충전 전원선(16)과의 사이에 삽입된 출력 스위치 회로(예를 들면 CMOS 트랜스퍼 게이트)(40)와, 전압 스트레스 시험시 및 필요에 따라 기능 시험시에 외부에서 비트선 전위 제어 신호(V BLSW)가 인가되는 비트선 전위 제어 신호 인가 패드(41)와 전압 스트레스 시험시에는 상기 출력 스위치 회로(40)를 오프 상태로 제어하여 비트선 전위 인가 패드(42)에서 입력하는 비트선 전위(VBL)를 상기 비트선 선충전 전원선(16)으로 전달하고, 통상 동작시에는 상기 출력 스위치 회로(40)을 온 상태로 제어하도록 구성된 출력 스위치 제어 회로(43)로 이루어진다. 이 출력 스위치 제어 회로(43)는 상기 비트선 전위 신호 인가패드(41)에 접속된 2단의 CMOS 인버터(44), (45)와, 상기 비트선 전위 제어 신호 인가 패드(41)와 접지 노드와의 사이에 접속된 저항 소자(46)로 이루어진다.
여기서, 비트선 전위 제어 수단(20)의 동작을 설명한다. 비트선 전위 제어 신호 인가 패드(41)에 신호가 인가되지 않을 때에는 패드(41)의 전위는 저항 소자(46)에 의해 접지 전위로 풀 다운(pull down)되어, 앞단의 CMOS 인버터(44)의 출력은 "H", 뒷단의 CMOS 인버터(45)의 출력(VA)(비트선 전위 제어 신호)는 "L"로 되고, 출력 스위치 회로(40)는 온상태로 된다. 이것에 대해, 비트선 전위 제어 신호 인가 패드(41)에 "H" 레벨의 비트선 전위 제어 신호(V BLSW)가 인가되었을 때는 앞단의 CMOS 인버터(44)의 출력은 "L", 뒷단의 CMOS 인버터(45)의 출력(VA)(비트선 전위 제어 신호)는 "H"로 되어, 출력 스위치 회로(40)는 오프 상태로 된다.
상기 노이즈 킬러 제어 수단은 본 예에서는 상기 비트선 전위 제어수단(20)을 제어하는 신호를 사용하여 노이즈 킬러용 트랜지스터(26)를 제어하도록 구성되어 있다. 즉, 예를들면 상기 비트선 전위 제어 신호를 노이즈 킬러 제어 신호로써 사용하고, 상기 2입력 노아 회로(38)에 입력하고 있다.
상기 캐패시터 플레이트 전위 제어 수단은 본 예에서는 캐패시터 플레이트와 플레이트 전위 발생 회로(19)의 출력단과의 사이에 삽입된 출력 스위치 회로(예를들면 CMOS 트랜스퍼 게이트(47)와, 전압 스트레스 시험시에 외부에서 소망의 플레이트 전위가 인가되는 플레이트 전위 인가 패드(48)와, 전압 스트레스 시험시에는 상기 출력 스위치 회로(47)를 오프 상태로 제어하여 플레이트 전위 인가 패드(48)에서 입력되는 플레이트 전위를 상기 캐패시터 플레이트로 전달하고, 통상 동작시에는 상기 출력 스위치 회로(47)를 온 상태로 제어하도록 구성된 출력 스위치 제어 회로로 이루어진다. 이 출력 스위치 제어 회로로써 예를들어 상기 비트선 전위 제어 수단(20)의 출력 스위치 제어 회로(43)를 공용하도록 하여도 되며, 상기 스트레스 전압 인가 패드(22)에 인가되는 스트레스 전압(VS) 또는 상기 전압 스트레스 시험용의 제어 전압 인가 패드(25)에 인가되는 전압(VG)에 의해 결정되는 제어 신호를 사용하여 상기 출력 스위치 회로(47)를 제어하도록 하여도 된다.
다음에 제 1 도의 회로의 동작을 설명한다. 통상 동작시에는 비트선 선충전 전위 발생 회로(18)의 출력은 온 상태의 출력 스위치 회로(40)를 거쳐 비트선 선충전 전원선(16)에 공급되고 있으며, 로우 스트로브 어드레스(/RAS) 신호 입력이 비활성화하면 비트선 선충전ㆍ등화 신호 발생회로(도시하지 않음)가 활성화하여 선충전ㆍ등화(VEQ)가 발생하며, 비트선 선충전 회로(15)ㆍ비트선 등화 회로(17)가 온 상태로 되고, 모든 쌍의 비트선(BL, /BL)이 소정의 비트선 선충전ㆍ등화된다. 그리고, /RAS신호가 활성화하면, 선택되는 메모리 셀 블록의 비트선에 공급되는 선충전ㆍ등화 신호(VEQ)가 활성화되는 동시에 어드레스 신호의 논리 레벨의 조합에 따라 임의의 갯수의 워드선 분의 워드선 선택 신호가 출력하여 워드선(WL)이 선택된다. 이 경우, 워드선 선택 신호의 활성 레벨 "L"이 입력되는 선택 상태의 워드선 구동 회로(14)에 있어서는 제 1의 CMOS 인버터(35)의 출력이 "H"로 되고, MOS 트랜지스터(37)의 한쪽의 드레인 단자와 NMOS 트랜지스터(34)와의 접속 노드가 "H"레벨로 되므로, 구동용의 NMOS 트랜지스터(34)가 온 상태로 되어 워드선(WL)을 "H" 레벨 상태로 구동한다. 이때, 제 1 의 CMOS 인버터(35)의 "H" 출력에 의해 2입력 노아 회로(38)의 출력은 "L"로 되고, 노이즈 킬러용 트랜지스터(26)는 오프 상태로 된다. 또 풀업(pull-up)용의 PMOS 트랜지스터(36)는 게이트 전위(제 1 의 CMOS 인버터(35)의 출력 전위)가 "H" 레벨이므로 오픈 상태로 된다.
이것에 대해 워드선 선택 신호의 비활성 레벨 "H"이 입력되는 비선택 상태의 워드선 구동 회로(14)에 있어서는, 제 1 의 CMOS인버터(35)의 출력이 "L"로 되고, MOS 트랜지스터(37)의 한쪽의 드레인 단자와 NMOS 트랜지스터(34)와의 접속 노드가 "L" 레벨로되므로, 구동용의 NMOS 트랜지스터(34)는 오프 상태로 되어 워드선(WL)을 비선택의 상태로 한다. 이 때, 상기 노이즈 킬러 제어 전압 신호(VA)도 "L"이며, 2입력 노아 회로(38)의 출력은 "H"로 되고, 노이즈 킬러용 트랜지스터(26)는 온 상태로 된다. 또, 풀업용의 PMOS 트랜지스터(36)는 게이트 전위(제 1 의 CMOS 인버터(35)의 출력 전위)가 "L" 레벨이므로 온 상태로 된다.
한편, 상기 DRAM을 예를들어 웨이퍼 상태에서 번인을 할 경우에는 동작 전원을 공급하여 DRAM을 대기 상태, 즉, /RAS 신호 입력을 비활성화하여 비트선 선충전ㆍ등화 신호 발생회로(도시하지 않음)을 활성화시켜 선충전ㆍ등화 신호(VEQ)를 발생시키고(또는, 제어 신호 입력에 의해 선충전ㆍ등화 신호(VEQ)를 활성화해도 된다), 모든 비트선 선충전 회로(15)ㆍ비트선 등화 회로(17)를 온 상태로 한다. 그리고, 패드(22)에는 스트레스 전압(VS)을 인가하고, 패드(25)에는 VS+Vth(Vth는 MOS 트랜지스터(24)의 문턱값 전압) 이상의 게이트 제어 전압(VG)을 인가함으로써, MOS 트랜지스터(24)를 온시켜, 모든 워드선(WL)(또는, 통상 동작시에 선택되는 갯수 이상의 워드선 WL)에 소망의 전압 스트레스를 가한다. 이 경우, 패드(41)에 "H" 레벨의 비트선 전위 제어 신호(V BLSW)를 인가함으로써, 출력 스위치 회로(40)를 오프시키고, "H"레벨의 노이즈 킬러 제어 신호(VA)에 의해 2입력 노아 회로(38)의 출력을 "L"로 하여 노이즈 킬러용 트랜지스터(26)를 오프 상태로 한다. 따라서, 패드(42)에 소망의 전압(예를들면 접지 전압(Vss))을 인가함으로써, 워드선(WL)과 각 비트선과의 사이, 즉, 메모리 셀 트랜지스터(11)의 게이트 절연막에 소망의 전압을 인가할 수 있다.
또한, 상기 번인시에 상기 플레이트 전위 발생 회로(19)의 출력 스위치 회로(47)를 오프 상태로 제어하고, 패드(48)에 외부에서 소망의 플레이트 전위, 예를들면 Vcc 전위를 인가하여 메모리 셀에 "O" 데이타를 기록하고 캐패시터(12)의 스토리지 노드(storage node)를 대략 Vss전위로 설정함으로써, 캐패시터 절연막에 대략 Vcc-Vss 전위의 스트레스를 인가할 수 있다. 또는, 플레이트 전위로써 Vss 전위를 인가하여, 메모리 셀에 "1" 데이타를 기록하고 캐패시터(12)의 스토리지 노드를 대략 Vcc 전위로 설정함으로써, 캐패시터 절연막에 대략 Vcc-Vss 전위의 스트레스를 인가할 수 있다.
상기 실시예의 DRAM에 의하면, 전압 스트레스 시험용 패드(22) 및 스트레스 전압 전달 수단(23)을 가지므로, 예를들어 웨이퍼 상태에서의 번인시에 모든 워드선(WL) 또는 통상 동작시에 선택되는 갯수 이상의 워드선(WL)에 일제히 예를들면 DC적인 전압 스트레스를 인가할 수 있으며, 번인의 효율을 현저하게 향상시킬 수 있게 된다. 이 경우, 노이즈 킬러 제어 수단을 가지므로, 웨이퍼 상태에서의 번인시에 모든 워드선(WL) 또는 통상 동작시에 선택되는 갯수 이상의 워드선(WL)을 선택하여 전압 스트레스를 인가했을 때, 이 워드선(WL)에 접속되어 있는 노이즈 킬러용 트랜지스터(26)가 오프 상태로 되고, 전압 스트레스 인가 전원에서 워드선(WL) 및 노이즈 킬러용 트랜지스터(26)를 통해 접지 노드로 관통 전류가 흐르는 일은 없다.
그리고, 상기 실시예의 DRAM은 노이즈 킬러용 트랜지스터(26)가 워드선(WL)의 일단측에서 워드선 구동용 트랜지스터(34)와 접지 노드와의 사이에 접지되어 있지만, 이것에 한정되지 않고 워드선(WL)의 타단측에서 접지 노드와의 사이에 노이즈 킬러용 트랜지스터가 접속될 경우에도 본 발명을 적용할 수 있다.
또한, 상기 실시예의 DRAM은 노이즈 킬러용 트랜지스터(26)가 워드선(WL)과 접지 노드와의 사이에 1개 접속되어 있는 예를 나타냈지만, 이것에 한정되지 않으며, 워드선(WL)과 접지 노드와의 사이에 복수개의 노이즈 킬러용 트랜지스터가 직렬 또는 병렬로 접속될 경우에도 본 발명을 적용할 수 있다. 이 경우 웨이퍼 상태에서의 번인시에 모든 워드선(WL) 또는 통상 동작시에 선택되는 갯수 이상의 워드선(WL)을 선택하여 노이즈 킬러용 트랜지스터를 오프 상태로 할 때, 상기 복수개의 노이즈 킬러용 트랜지스터가 직렬 접속되어 있을 경우에는 최소한 1개의 노이즈 킬러용 트랜지스터를 오프 상태로 하면 되며, 상기 복수개의 노이즈 킬러용 트랜지스터가 병렬 접속되어 있을 경우에는 복수개의 모든 노이즈 킬러용 트랜지스터를 오프 상태로 하면 된다.
또, 상기 실시예에서는 하나의 워드선 선택 회로(13)에 의해 하나의 워드선(WL)을 선택하는 예를 나타냈지만, 하나의 워드선 선택 회로(13)에 의해 복수개(예를들면 4개)의 워드선(WL)을 선택해서 각각의 워드선 구동 트랜지스터(34)에 워드선 구동 전압(WDRV)을 제공하도록 해도 된다.
또한, 상기 실시예에서는 노이즈 킬러 제어 신호(VA)를 단독으로 사용하여 노이즈 킬러용 트랜지스터(26)를 제어하도록 했지만, 이 노이즈 킬러 제어 신호(VA)와 상기 패드(22)에 인가되어지는 스트레스 전압(VS)과의 논리곱을 취한 제어 신호에 의해 노이즈 킬러용 트랜지스터(26)를 제어하도록 해도 된다. 이처럼 하면, 예를들어 다이소트시의 기능 시험시에 비트선 전위 제어 신호 인가 패드(41)에 제어 신호(VBLSW)를 인가하여 출력 스위치 회로(40)를 오프 상태로 하지만 노이즈 킬러용 트랜지스터(26)를 제어하지 않도록 하여, 비트선 전위 인가 패드(42)에서 소망의 비트선 전위 VBL을 인가할 수 있게 된다.
또, 상기 실시예에서는 노이즈 킬러 제어 수단을 비트선 전위 제어 수단(20)의 일부와 공용했지만, 노이즈 킬러 제어 수단을 비트선 전위 제어 수단(20)과는 독립해서 설치하도록 해도 된다. 즉, 비트선 전위 제어 신호 인가 패드(41) 및 출력 스위치 제어 회로(43)와 같이, 노이즈 킬러 제어 신호 인가 패드 및 노이즈 킬러 제어 회로를 별도로 설치하거나 노이즈 킬러 제어 신호 인가 패드를 설치하여 이 패드에 인가되는 노이즈 킬러 제어 신호에 의해 노이즈 킬러용 트랜지스터를 직접 제어 한다거나, 패드(22)에 인가되는 스트레스 전압(VS) 또는 패드(25)에 주어지는 제어 전압(VG)에 의해 결정되는 제어 신호에 의해 노이즈 킬러용 트랜지스터를 제어하도록 해도 된다.
또, 상기 실시에에서 상기 비트선 전위 제어 수단(20)은 전압 스트레스 시험시에, 비트선 선충전 전위 발생 회로(18)의 출력을 오프 상태로 제어하여 외부에서 입력하는 비트선 전위(VBL)를 비트선 선충전 전원선(16)으로 전하도록 했지만, 비트선 선충전 전위 발생 회로(18)의 출력 전위를 변화시키거나 비트선 선충전 전위 발생 회로(18)의 출력을 오프상태로 제어하여 비트선 선충전 전원선(16)을 소정의 고정 전위단에 접속하도록 해도 된다.
또, 상기 비트선 전위 제어 수단(20)과 같이, 상기 패드(22)에 인가되는 스트레스 전압(VS) 또는 패드(25)에 인가되는 제어 전압(VG)에 의해 결정되는 제어 신호 또는 비트선 전위 제어 수단(20)의 제어 신호를 사용하여 플레이트 전위 발생 회로(19)의 출력 전위를 변화시키거나 플레이트 전위 발생 회로(19)의 출력을 오프 상태로 제어하여 캐패시터 플레이트를 소정의 고정 전위단에 접속하도록 해도 된다.
또, 상기 실시예에 있어서, 스트레스 시험용의 각 패드로써는 본딩 패드로도 좋지만, 이것에 한정되지 않으며, DRAM을 웨이퍼 상태인 채로 번인할 경우에는 테스터의 프로브 카드의 촉침을 접촉하여 전압을 인가할 수 있는 구조이면 되며, 웨이퍼에서 DRAM칩을 분리한 다음에 패키징한 상태에서 번인을 할 경우에는 패키징시에 칩 외부의 배선과 접속가능한 구조이면 된다.
또, 상기 각 실시예에서는 스트레스 시험용의 각 패드를 웨이퍼 상태의 각 칩마다에 설치해두는 경우를 나타냈지만, 상기 DRAM을 웨이퍼 상태인 채로 번인할 경우에는 스트레스 시험용의 각 패드를 각각 복수개의 침으로 공용하고, 이 공용 패드와 각 칩과의 사이를 접속하기 위한 배선을 웨이퍼의 예를들어 다이징라인(dicing line) 영역상에 형성하도록 해도 된다.
그리고, 상기 실시예에서는 번인시의 전압 스트레스 시험을 예를들어 설명하였으나, 본 발명은 온도 가속에 따른 전압 스트레스 시험을 할 경우에도 유효함은 물론이다.
상술한 바와같이 본 발명의 DRAM에 의하면 전압 스트레스 시험용 단자 및 스트레스 전압 전달 수단을 가짐으로써, 예를들면 웨이퍼 상태에서의 불량의 스크리닝시에 모든 워드선 또는 통상 동작시에 선택되는 갯수 이상의 워드선에 일제히 전압 스트레스를 인가할 수 있으며, 불량의 스크리닝의 효율을 현저하게 향상시킬 수 있게 된다. 더구나, 노이즈 킬러 제어 수단을 가짐으로써, 불량의 스크리닝시에 모든 워드선 또는 통상 동작시에 선택되는 갯수 이상의 워드선을 선택하여 전압 스트레스를 인가했을 때, 이 워드선에 접속되어 있는 노이즈 킬러용 회로를 오프 상태로 하여, 전압 스트레스 인가 전원에서 워드선 및 노이즈 킬러용 회로를 통해 접지 노드로 관통 전류가 흐르는 것을 방지할 수 있다.

Claims (7)

  1. 행렬 형상으로 배치된 복수개의 다이내믹형 메모리 셀(11, 12)과, 동일 행의 메모리 셀에 접속되는 워드선(WL)과, 동일 열의 메모리 셀에 접속되는 비트선(BL, /BL)과, 외부 또는 내부에서 입력되는 어드레스 신호에 따라 워드선 선택신호를 출력하는 워드선 선택 회로(13)와, 워드선 구동용 전압원과 상기 워드선의 일단측과의 사이에 접속되어, 상기 워드선 선택 회로의 출력 신호에 따라 상기 워드선을 구동하는 워드선 구동용 회로(14)와, 상기 워드선과 접지 전위와의 사이에 접속된 노이즈 킬러용 회로(26)와, 전압 스트레스 시험시에 외부에서 스트레스 전압을 유입하는 전압 스트레스 시험용 단자(22)와, 이 전압 스트레스 시험용 단자에 스트레스 전압이 인가되지 않을 때에는 오프 상태로 되며, 상기 전압 스트레스 시험용 단자에 스트레스 전압이 인가되었을 때에는 통상 동작시에 상기 어드레스 신호에 따라 선택되는 갯수보다 많은 워드선에 상기 스트레스 전압을 전달 하는 전압 전달 수단(23)과, 전압 스트레스 시험시에 상기 스트레스 전압이 전달되는 상기 워드선에 접속되어 있는 상기 노이즈 킬러용 회로를 오프 상태로 제어하는 노이즈 킬러 제어 수단(38)을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제 1 항에 있어서, 상기 비트선(BL, /BL)과 비트선 선충전 전원선(16)과의 사이에 접속되어, 비트선 선충전 신호에 의해 제어되는 비트선 선충전 회로(15)와, 상기 비트선 선충전 전원선에 공급하기 위한 비트선 선충전 전압을 발생하는 비트선 선충전 전압 회로(18)를 추가로 구비하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제 1 항에 있어서, 전압 스트레스 시험시에 상기 비트선 선충전 전원선의 전위를 제어하는 비트선 전위 제어 수단(20)을 추가로 구비한 것을 특징으로 하는 반도체 기억 장치.
  4. 제 1 항에 있어서, 상기 노이즈 킬러 제어 수단은 상기 비트선 전원 제어 수단의 제어 신호 또는 상기 전압 스트레스 시험용 단자에 인가되는 스트레스 전압에 의해 결정되는 제어 신호 또는 상기 스트레스 전압 전달 수단에서 사용되는 신호를 이용하여 상기 노이즈 킬러용 회로를 제어하는 제어 수단을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제 3 항에 있어서, 상기 비트선 전위 제어 수단은 전압 스트레스 시험시에 상기 비트선 선충전 전압 발생 회로의 출력을 오프상태로 제어하여 외부에서 입력하는 비트선 전위를 상기 비트선 선충전 전원선에 전달하거나, 상기 비트선 선충전 전압 발생 회로의 출력 전위를 변화시키거나, 또는 상기 비트선 선충전 전압 발생 회로의 출력을 오프 상태로 제어하여 상기 비트선 선충전 전원선을 소정의 고정 전위단에 접속하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제 1 항 내지 제 5 항 중의 어느 한 항에 있어서, 비트선 전위 제어 수단의 제어 신호 또는 상기 전압 스트레스 시험용 단자에 인가되는 스트레스 전압에 의해 결정되는 제어 신호나 상기 스트레스 전압 전달 수단에서 사용되는 신호를 이용하여, 상기 다이내믹형 메모리 셀의 캐태패시터 플레이트에 공급하기 위한 플레이트 전위를 발생하는 플레이트 전위 발생 회로(19)의 출력을 제어하는 플레이트 전위 제어 수단을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제 6 항에 있어서, 상기 플레이트 전위 제어 수단은 전압 스트레스 시험시에 상기 플레이트 전위 발생 회로의 출력을 오프 상태로 제어하여 외부에서 입력하는 플레이트 전위를 상기 다이내믹형 메모리 셀의 캐패시터 플레이트에 전달하거나, 상기 플레이트 전위 발생 회로의 출력 전위를 변화시키거나, 또는 상기 플레이트 전위 발생 회로의 출력을 오프 상태로 제어하여 상기 다이내믹형 메모리 셀의 캐패시터 플레이트를 소정의 고정 전위단에 접속하는 것을 특징으로 하는 반도체 기억 장치.
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