JPH04230047A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04230047A JPH04230047A JP2418761A JP41876190A JPH04230047A JP H04230047 A JPH04230047 A JP H04230047A JP 2418761 A JP2418761 A JP 2418761A JP 41876190 A JP41876190 A JP 41876190A JP H04230047 A JPH04230047 A JP H04230047A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- bit line
- potential
- stress
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000012360 testing method Methods 0.000 claims abstract description 45
- 239000003990 capacitor Substances 0.000 claims abstract description 23
- 230000015654 memory Effects 0.000 claims description 33
- 230000005540 biological transmission Effects 0.000 claims description 9
- 238000012546 transfer Methods 0.000 abstract description 17
- 238000000034 method Methods 0.000 abstract description 6
- 239000004020 conductor Substances 0.000 abstract 1
- 230000007547 defect Effects 0.000 description 21
- 238000012216 screening Methods 0.000 description 18
- 239000000047 product Substances 0.000 description 7
- 230000002950 deficient Effects 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000009662 stress testing Methods 0.000 description 5
- 230000001133 acceleration Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 239000000523 sample Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 101100084617 Arabidopsis thaliana PBG1 gene Proteins 0.000 description 1
- 201000001880 Sexual dysfunction Diseases 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係り
、特にダイナミック型ランダムアクセスメモリ（以下、
ＤＲＡＭという。）の例えばウェハー状態での不良のス
クリーニングに際して、メモリセルのトランスファゲー
トのスクリーニングを行うために通常使用時よりも加速
して電圧ストレスをかけるための回路に関する。
、特にダイナミック型ランダムアクセスメモリ（以下、
ＤＲＡＭという。）の例えばウェハー状態での不良のス
クリーニングに際して、メモリセルのトランスファゲー
トのスクリーニングを行うために通常使用時よりも加速
して電圧ストレスをかけるための回路に関する。
【０００２】
【従来の技術】一般に、半導体デバイスを製造出荷する
場合、その信頼性を確保するために、良品デバイスを劣
化させたり不良品としないようにデバイスの潜在的な不
良を露呈させ、欠陥デバイスを除去するスクリーニング
を行う。このスクリーニングの方法として、電界加速と
温度加速を同時に実現できるバーンインが多用されてい
る。このバーンインは、電圧を実使用電圧より高く、温
度を実使用温度より高くしてデバイスを動作させること
により、実使用条件での初期故障期間以上のストレスを
短時間でデバイスに経験させてしまい、初期動作不良を
起こすおそれのあるデバイスを出荷前に予め選別してス
クリーニングする。これにより、初期動作不良を起こす
おそれのあるデバイスを効率的に取り除き、製品の信頼
性を高くことができる。
場合、その信頼性を確保するために、良品デバイスを劣
化させたり不良品としないようにデバイスの潜在的な不
良を露呈させ、欠陥デバイスを除去するスクリーニング
を行う。このスクリーニングの方法として、電界加速と
温度加速を同時に実現できるバーンインが多用されてい
る。このバーンインは、電圧を実使用電圧より高く、温
度を実使用温度より高くしてデバイスを動作させること
により、実使用条件での初期故障期間以上のストレスを
短時間でデバイスに経験させてしまい、初期動作不良を
起こすおそれのあるデバイスを出荷前に予め選別してス
クリーニングする。これにより、初期動作不良を起こす
おそれのあるデバイスを効率的に取り除き、製品の信頼
性を高くことができる。
【０００３】従来の半導体装置の製造工程では、ウェー
ハ製造プロセスを終了してからダイソートテストによっ
て良品を選別し、不良品をマークし、その後、良品をパ
ッケージに収納して最終製品の形態に仕上げている。そ
して、パッケージ完了後の半導体装置を対象としてバー
ンインを行っている。
ハ製造プロセスを終了してからダイソートテストによっ
て良品を選別し、不良品をマークし、その後、良品をパ
ッケージに収納して最終製品の形態に仕上げている。そ
して、パッケージ完了後の半導体装置を対象としてバー
ンインを行っている。
【０００４】しかし、従来のバーンイン方法は、バーン
イン装置の設備投資と設置場所の確保のための費用が高
く、半導体集積回路の製造コストを押し上げる大きな要
因になっている。しかも、バーンインで発生した不良は
救済できない上、アセンブリまで進んで製造費のかさん
だものを不良品として処理しなければならず、同じ１チ
ップでもダイソート時に不良として処理されるものと比
べて著しく損失が大きいという問題がある。さらに、リ
ダンダンシー回路を備えた集積回路（メモリなど）であ
っても、バーンイン時の不良については救済することが
できず、チップの歩留りの向上が難しいという問題もあ
った。
イン装置の設備投資と設置場所の確保のための費用が高
く、半導体集積回路の製造コストを押し上げる大きな要
因になっている。しかも、バーンインで発生した不良は
救済できない上、アセンブリまで進んで製造費のかさん
だものを不良品として処理しなければならず、同じ１チ
ップでもダイソート時に不良として処理されるものと比
べて著しく損失が大きいという問題がある。さらに、リ
ダンダンシー回路を備えた集積回路（メモリなど）であ
っても、バーンイン時の不良については救済することが
できず、チップの歩留りの向上が難しいという問題もあ
った。
【０００５】一方、従来、ＤＲＡＭのバーンインに際し
ては、アドレス順にスキャンしてワード線を順々にアク
セスする方法が用いられている。この場合、ワード線に
ゲートが接続されたメモリセルのトランスファゲート用
のトランジスタ（セルトランジスタ）についてみると、
周辺回路のトランジスタよりずっと少ない頻度でしか電
圧ストレスが印加されないことになる。例えば、４メガ
ＤＲＡＭについてみると、ワード線は４０９６本あるが
、これらのうち１サイクルに選択される本数は４本のみ
であり、セルトランジスタの試験は、１０２４サイクル
行うことにより完了することになる。従って、セルトラ
ンジスタのゲートは、周辺回路のトランジスタに比べ１
０２４分の１の時間しか電圧ストレスを受けないことに
なり、最大電界が印加されている実質時間が短かいので
、バーンインに長時間を必要とする。
ては、アドレス順にスキャンしてワード線を順々にアク
セスする方法が用いられている。この場合、ワード線に
ゲートが接続されたメモリセルのトランスファゲート用
のトランジスタ（セルトランジスタ）についてみると、
周辺回路のトランジスタよりずっと少ない頻度でしか電
圧ストレスが印加されないことになる。例えば、４メガ
ＤＲＡＭについてみると、ワード線は４０９６本あるが
、これらのうち１サイクルに選択される本数は４本のみ
であり、セルトランジスタの試験は、１０２４サイクル
行うことにより完了することになる。従って、セルトラ
ンジスタのゲートは、周辺回路のトランジスタに比べ１
０２４分の１の時間しか電圧ストレスを受けないことに
なり、最大電界が印加されている実質時間が短かいので
、バーンインに長時間を必要とする。
【０００６】さらに、近年のＤＲＡＭは、メモリセルの
キャパシタの電極に電源電圧の半分（Ｖｃｃ／２）を印
加するのが一般的となっている。このため、キャパシタ
の絶縁膜は、膜厚が薄くても電界の面で緩和されるため
、信頼性上問題となることが少ない。これに対して、セ
ルトランジスタのゲート酸化膜は、セルトランジスタの
選択時に昇圧された電位（例えば、１．５×Ｖｃｃ近傍
）が印加されるので、膜厚が厚くても厳しい電界が加わ
り、信頼性上問題となる可能性が大きい。そこで、ＤＲ
ＡＭのバーンインに際しては、特に昇圧電位がゲートに
印加されるセルトランジスタを積極的にスクリーニング
の対象にしたいところである。
キャパシタの電極に電源電圧の半分（Ｖｃｃ／２）を印
加するのが一般的となっている。このため、キャパシタ
の絶縁膜は、膜厚が薄くても電界の面で緩和されるため
、信頼性上問題となることが少ない。これに対して、セ
ルトランジスタのゲート酸化膜は、セルトランジスタの
選択時に昇圧された電位（例えば、１．５×Ｖｃｃ近傍
）が印加されるので、膜厚が厚くても厳しい電界が加わ
り、信頼性上問題となる可能性が大きい。そこで、ＤＲ
ＡＭのバーンインに際しては、特に昇圧電位がゲートに
印加されるセルトランジスタを積極的にスクリーニング
の対象にしたいところである。
【０００７】上記したように、積極的にスクリーニング
の対象としたいセルトランジスタに少ない頻度でしか電
圧ストレスが印加されないという問題点を解決するため
に、本願出願人の出願により、不良のスクリーニング時
に全てのワード線あるいは通常動作時に選択される本数
以上のワード線に一斉に電圧ストレスを印加し得るよう
にし、セルトランジスタに対するストレス印加の効率を
向上し得る半導体メモリ装置を提案した（特願平１−１
６９６３１号）。これにより、ＤＲＡＭの場合、メモリ
セルのトランスファゲートの不良のスクリーニングにつ
いては不良が十分に収束するレベルになり、１ＭのＤＲ
ＡＭや４ＭのＤＲＡＭにおける不良の大半を占めるビッ
ト不良を高速に収束することが可能になり、不良のスク
リーニングの効率を著しく向上することが可能になる。
の対象としたいセルトランジスタに少ない頻度でしか電
圧ストレスが印加されないという問題点を解決するため
に、本願出願人の出願により、不良のスクリーニング時
に全てのワード線あるいは通常動作時に選択される本数
以上のワード線に一斉に電圧ストレスを印加し得るよう
にし、セルトランジスタに対するストレス印加の効率を
向上し得る半導体メモリ装置を提案した（特願平１−１
６９６３１号）。これにより、ＤＲＡＭの場合、メモリ
セルのトランスファゲートの不良のスクリーニングにつ
いては不良が十分に収束するレベルになり、１ＭのＤＲ
ＡＭや４ＭのＤＲＡＭにおける不良の大半を占めるビッ
ト不良を高速に収束することが可能になり、不良のスク
リーニングの効率を著しく向上することが可能になる。
【０００８】また、上記提案に係る半導体メモリ装置は
、ウェーハ状態でダイソートの前にプローブカードとプ
ローバとを用いて不良のスクリーニングを行う方法を採
用する場合に適しているので、ウェハ状態で不良のスク
リーニングを行うことによる多大な利点が得られると共
に電圧ストレス試験の効率向上による試験時間の大幅な
短縮が可能となる。
、ウェーハ状態でダイソートの前にプローブカードとプ
ローバとを用いて不良のスクリーニングを行う方法を採
用する場合に適しているので、ウェハ状態で不良のスク
リーニングを行うことによる多大な利点が得られると共
に電圧ストレス試験の効率向上による試験時間の大幅な
短縮が可能となる。
【０００９】上記提案に係る半導体メモリ装置において
は、ＤＲＡＭチップ領域のワード線に一斉に電圧ストレ
スを印加する手段の一具体例として、図２に示すような
構成が提案されている。ここで、５１はメモリセルのト
ランスファゲート用のＮチャネル型のＭＯＳトランジス
タ、５２はメモリセルのキャパシタ、ＶＰＬはキャパシ
タプレート電位、（ＢＬ、／ＢＬ）はビット線対、ＷＬ
１〜ＷＬ３…はワード線である。各ワード線ＷＬ１〜Ｗ
Ｌ３…の他端側には、それぞれＭＯＳトランジスタ５３
、５４、５５…の一端が接続され、このＭＯＳトランジ
スタ５３、５４、５５の各他端は通常動作時に使用され
ることがないストレス試験用の第１のパッド５６に共通
に接続され、上記ＭＯＳトランジスタ５３、５４、５５
の各ゲートはストレス試験用の第２のパッド５７に共通
に接続されている。また、５８および５９はビット線プ
リチャージ用ＭＯＳトランジスタ、６０はビット線イコ
ライズ用ＭＯＳトランジスタ、ＶＥＱはビット線プリチ
ャージ・イコライズ信号、６１はビット線プリチャージ
電源線であり、このビット線プリチャージ電源線６１に
第３のパッド６２が接続されている。
は、ＤＲＡＭチップ領域のワード線に一斉に電圧ストレ
スを印加する手段の一具体例として、図２に示すような
構成が提案されている。ここで、５１はメモリセルのト
ランスファゲート用のＮチャネル型のＭＯＳトランジス
タ、５２はメモリセルのキャパシタ、ＶＰＬはキャパシ
タプレート電位、（ＢＬ、／ＢＬ）はビット線対、ＷＬ
１〜ＷＬ３…はワード線である。各ワード線ＷＬ１〜Ｗ
Ｌ３…の他端側には、それぞれＭＯＳトランジスタ５３
、５４、５５…の一端が接続され、このＭＯＳトランジ
スタ５３、５４、５５の各他端は通常動作時に使用され
ることがないストレス試験用の第１のパッド５６に共通
に接続され、上記ＭＯＳトランジスタ５３、５４、５５
の各ゲートはストレス試験用の第２のパッド５７に共通
に接続されている。また、５８および５９はビット線プ
リチャージ用ＭＯＳトランジスタ、６０はビット線イコ
ライズ用ＭＯＳトランジスタ、ＶＥＱはビット線プリチ
ャージ・イコライズ信号、６１はビット線プリチャージ
電源線であり、このビット線プリチャージ電源線６１に
第３のパッド６２が接続されている。
【００１０】上記構成によれば、ウェハ状態での不良の
スクリーニングに際して、ＤＲＡＭ領域に設けられたス
トレス試験専用パッド５６、５７、６２にテスターのプ
ローブカードの針を接触させてワード線ＷＬ１〜ＷＬ３
…に電圧ストレスを印加することにより、メモリセルの
トランスファゲートについてウェハプロセス上の潜在不
良をスクリーニングすることが可能になる。この場合、
ＤＲＡＭに動作電源を供給しないで全てのトランジスタ
がオフした状態で電圧ストレスを与えてもよいが、この
状態では各ビット線がフローティング状態であるので、
ワード線とビット線との電位差によって生じる電界スト
レスが不十分になるおそれがある。そこで、ＤＲＡＭに
通常の動作電源（例えばＶｃｃ＝５Ｖ）を供給し、デー
タの読み出し／書込みを行っていない待機状態にし、ビ
ット線プリチャージ信号発生回路（図示せず）を活性化
してプリチャージ・イコライズ信号ＶＥＱを発生させ、
前記ビット線プリチャージ用トランジスタ５８、５９を
オン状態にし、ビット線に所望の電位を与えられるよう
にした方が一層効果的である。このようにすると、従来
のビット線周りの回路を殆んど修正することなく、全て
のビット線に所望の電圧を一斉に印加することが可能と
なる。
スクリーニングに際して、ＤＲＡＭ領域に設けられたス
トレス試験専用パッド５６、５７、６２にテスターのプ
ローブカードの針を接触させてワード線ＷＬ１〜ＷＬ３
…に電圧ストレスを印加することにより、メモリセルの
トランスファゲートについてウェハプロセス上の潜在不
良をスクリーニングすることが可能になる。この場合、
ＤＲＡＭに動作電源を供給しないで全てのトランジスタ
がオフした状態で電圧ストレスを与えてもよいが、この
状態では各ビット線がフローティング状態であるので、
ワード線とビット線との電位差によって生じる電界スト
レスが不十分になるおそれがある。そこで、ＤＲＡＭに
通常の動作電源（例えばＶｃｃ＝５Ｖ）を供給し、デー
タの読み出し／書込みを行っていない待機状態にし、ビ
ット線プリチャージ信号発生回路（図示せず）を活性化
してプリチャージ・イコライズ信号ＶＥＱを発生させ、
前記ビット線プリチャージ用トランジスタ５８、５９を
オン状態にし、ビット線に所望の電位を与えられるよう
にした方が一層効果的である。このようにすると、従来
のビット線周りの回路を殆んど修正することなく、全て
のビット線に所望の電圧を一斉に印加することが可能と
なる。
【００１１】そこで、前記第１のパッド５６にはストレ
ス電圧ＶＳを与え、前記第２のパッド５７にはＶＳ＋Ｖ
ｔｈ（ＶｔｈはＭＯＳトランジスタ５３〜５５の閾値電
圧）以上のゲート制御電圧ＶＧを与えることにより、Ｍ
ＯＳトランジスタ５３〜５５をオンさせ、全てのワード
線ＷＬ１〜ＷＬ３…に所望の電圧ストレスを加える。ま
た、前記第３のパッド６２に所望の電圧（例えば接地電
圧Ｖｓｓ）を与えることにより、ワード線とビット線と
の間、つまり、メモリセルのトランスファゲートのゲー
ト絶縁膜に所望の電圧ストレスを与えることができる。 この場合、メモリセルのトランスファゲート５１は三極
管動作状態となり、ゲート電極下の全面にチャネル領域
が形成され、ゲート絶縁膜の全面に電圧ストレスが直接
に印加されるようになる。
ス電圧ＶＳを与え、前記第２のパッド５７にはＶＳ＋Ｖ
ｔｈ（ＶｔｈはＭＯＳトランジスタ５３〜５５の閾値電
圧）以上のゲート制御電圧ＶＧを与えることにより、Ｍ
ＯＳトランジスタ５３〜５５をオンさせ、全てのワード
線ＷＬ１〜ＷＬ３…に所望の電圧ストレスを加える。ま
た、前記第３のパッド６２に所望の電圧（例えば接地電
圧Ｖｓｓ）を与えることにより、ワード線とビット線と
の間、つまり、メモリセルのトランスファゲートのゲー
ト絶縁膜に所望の電圧ストレスを与えることができる。 この場合、メモリセルのトランスファゲート５１は三極
管動作状態となり、ゲート電極下の全面にチャネル領域
が形成され、ゲート絶縁膜の全面に電圧ストレスが直接
に印加されるようになる。
【００１２】また、上記構成によれば、ストレス試験専
用パッド５６、５７にストレス試験用電圧が印加される
ことにより、完成品状態での通常使用時よりもワード線
の活性化率が高くなるので、ウェハ状態での電圧ストレ
ス試験の効率を著しく向上させることが可能になる。例
えば４ＭビットのＤＲＡＭの場合、従来のバーンイン時
には４０９６本あるワード線のうち４本しか同時に選択
されないことに比べると、上記実施例の不良のスクリー
ニング時には例えば全てのワード線を同時に選択するも
のとすれば、ワード線のストレス印加効率を１０００〜
２０００倍に向上させることができる。これにより、ス
トレス時間が１０００〜２０００分の１になり、昇圧電
位が印加されるメモリセルのトランスファトランジスタ
のスクリーニングの効率を飛躍的に向上させることがで
きる。
用パッド５６、５７にストレス試験用電圧が印加される
ことにより、完成品状態での通常使用時よりもワード線
の活性化率が高くなるので、ウェハ状態での電圧ストレ
ス試験の効率を著しく向上させることが可能になる。例
えば４ＭビットのＤＲＡＭの場合、従来のバーンイン時
には４０９６本あるワード線のうち４本しか同時に選択
されないことに比べると、上記実施例の不良のスクリー
ニング時には例えば全てのワード線を同時に選択するも
のとすれば、ワード線のストレス印加効率を１０００〜
２０００倍に向上させることができる。これにより、ス
トレス時間が１０００〜２０００分の１になり、昇圧電
位が印加されるメモリセルのトランスファトランジスタ
のスクリーニングの効率を飛躍的に向上させることがで
きる。
【００１３】しかし、上記したように現在提案中の半導
体メモリ装置においては、例えばウェハ状態での不良の
スクリーニングに際して全てのワード線を選択して電圧
ストレスを印加した時におけるワード線の接続ノードと
接地ノードとの間に接続されているノイズキラー用のＭ
ＯＳトランジスタの制御について具体的に言及されてい
ない。このノイズキラー用トランジスタは、通常動作に
際して、プリチャージ期間あるいはアクティブ期間の非
選択ワード線がフローティングになるのを防ぎ、これら
の期間にノイズ等によってワード線のレベルがメモリセ
ルのトランスファゲート用トランジスタの閾値電圧を越
えてメモリセルのデータ破壊を起こしてしまうのを防ぐ
ためのものである。従って、不良のスクリーニングに際
して全てのワード線を選択して電圧ストレスを印加した
時に、仮に、上記ノイズキラー用トランジスタがオン状
態になっていると、電圧ストレス印加電源からワード線
およびノイズキラー用トランジスタを介して接地ノード
に貫通電流が流れることになる。
体メモリ装置においては、例えばウェハ状態での不良の
スクリーニングに際して全てのワード線を選択して電圧
ストレスを印加した時におけるワード線の接続ノードと
接地ノードとの間に接続されているノイズキラー用のＭ
ＯＳトランジスタの制御について具体的に言及されてい
ない。このノイズキラー用トランジスタは、通常動作に
際して、プリチャージ期間あるいはアクティブ期間の非
選択ワード線がフローティングになるのを防ぎ、これら
の期間にノイズ等によってワード線のレベルがメモリセ
ルのトランスファゲート用トランジスタの閾値電圧を越
えてメモリセルのデータ破壊を起こしてしまうのを防ぐ
ためのものである。従って、不良のスクリーニングに際
して全てのワード線を選択して電圧ストレスを印加した
時に、仮に、上記ノイズキラー用トランジスタがオン状
態になっていると、電圧ストレス印加電源からワード線
およびノイズキラー用トランジスタを介して接地ノード
に貫通電流が流れることになる。
【００１４】
【発明が解決しようとする課題】そこで、ＤＲＡＭの電
圧ストレス試験時にワード線に一斉に電圧ストレスを印
加するために、ノイズキラー用回路に対する実使用可能
な制御手段の提案が望まれるところである。
圧ストレス試験時にワード線に一斉に電圧ストレスを印
加するために、ノイズキラー用回路に対する実使用可能
な制御手段の提案が望まれるところである。
【００１５】本発明は上記の事情に鑑みてなされたもの
で、電圧ストレス試験時に全てのワード線あるいは通常
動作時に選択される本数以上のワード線に一斉に電圧ス
トレスを印加でき、しかも、電圧ストレス印加電源から
ワード線およびノイズキラー用回路を介して接地ノード
に貫通電流が流れることを防止し得る半導体記憶装置を
提供することを目的とする。
で、電圧ストレス試験時に全てのワード線あるいは通常
動作時に選択される本数以上のワード線に一斉に電圧ス
トレスを印加でき、しかも、電圧ストレス印加電源から
ワード線およびノイズキラー用回路を介して接地ノード
に貫通電流が流れることを防止し得る半導体記憶装置を
提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明は、ＤＲＡＭにお
いて、電圧ストレス試験時に外部からストレス電圧が与
えられる電圧ストレス試験用端子と、この電圧ストレス
試験用端子にストレス電圧が印加されない時にはオフ状
態になり、前記電圧ストレス試験用端子にストレス電圧
が印加された時には通常動作時にアドレス信号に応じて
選択される本数より多くのワード線に前記ストレス電圧
を伝えるストレス電圧伝達手段と、電圧ストレス試験時
に前記ストレス電圧が伝えられる前記ワード線に接続さ
れているノイズキラー用回路をオフ状態に制御するノイ
ズキラー制御手段とを具備することを特徴とする。
いて、電圧ストレス試験時に外部からストレス電圧が与
えられる電圧ストレス試験用端子と、この電圧ストレス
試験用端子にストレス電圧が印加されない時にはオフ状
態になり、前記電圧ストレス試験用端子にストレス電圧
が印加された時には通常動作時にアドレス信号に応じて
選択される本数より多くのワード線に前記ストレス電圧
を伝えるストレス電圧伝達手段と、電圧ストレス試験時
に前記ストレス電圧が伝えられる前記ワード線に接続さ
れているノイズキラー用回路をオフ状態に制御するノイ
ズキラー制御手段とを具備することを特徴とする。
【００１７】
【作用】電圧ストレス試験用端子およびストレス電圧伝
達手段を有するので、例えばウェハ状態での不良のスク
リーニングに際して全てのワード線あるいは通常動作時
に選択される本数以上のワード線に一斉に例えばＤＣ（
直流）的な電圧ストレスを印加することができ、不良の
スクリーニングの効率を著しく向上することが可能にな
る。この場合、ノイズキラー制御手段を有するので、ウ
ェハ状態での不良のスクリーニングに際して全てのワー
ド線あるいは通常動作時に選択される本数以上のワード
線を選択して電圧ストレスを印加した時、このワード線
に接続されているノイズキラー用回路がオフ状態になり
、電圧ストレス印加電源からワード線およびノイズキラ
ー用回路を介して接地ノードに貫通電流が流れることは
ない。
達手段を有するので、例えばウェハ状態での不良のスク
リーニングに際して全てのワード線あるいは通常動作時
に選択される本数以上のワード線に一斉に例えばＤＣ（
直流）的な電圧ストレスを印加することができ、不良の
スクリーニングの効率を著しく向上することが可能にな
る。この場合、ノイズキラー制御手段を有するので、ウ
ェハ状態での不良のスクリーニングに際して全てのワー
ド線あるいは通常動作時に選択される本数以上のワード
線を選択して電圧ストレスを印加した時、このワード線
に接続されているノイズキラー用回路がオフ状態になり
、電圧ストレス印加電源からワード線およびノイズキラ
ー用回路を介して接地ノードに貫通電流が流れることは
ない。
【００１８】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１９】図１は、第１実施例に係るＤＲＡＭの一部
を示している。１１および１２は行列状に配置されてメ
モリセルアレイを形成しているダイナミック型メモリセ
ルのトランスファゲート用のＭＯＳトランジスタおよび
キャパシタ、ＷＬはメモリセルアレイの同一行のメモリ
セルのトランスファゲート用トランジスタ１１のゲート
に接続されるワード線、ＢＬ、／ＢＬはメモリセルアレ
イの同一列のメモリセルのトランスファゲート用トラン
ジスタ１１のドレインに接続されるビット線、１３は外
部あるいは内部から入力されるアドレス信号に応じてワ
ード線選択信号を出力するワード線選択回路（ロウデコ
ーダ）、１４はワード線駆動回路、１５は前記ビット線
とビット線プリチャージ電源線１６との間に接続され、
ビット線プリチャージ信号ＶＥＱにより制御されるビッ
ト線プリチャージ回路、１７は相補的なビット線対（Ｂ
Ｌ、／ＢＬ）間に接続され、ビット線イコライズ信号（
プリチャージ信号）ＶＥＱにより制御されるビット線イ
コライズ回路、１８はビット線プリチャージ電圧ＶＢＬ
（通常はＶｃｃ／２）を発生して全てのビット線プリチ
ャージ電源線１６に供給するためのビット線プリチャー
ジ電位発生回路、１９はキャパシタプレート電位ＶＰＬ
（通常はＶｃｃ／２）を発生して全てのメモリセルのキ
ャパシタプレートに供給するためのプレート電位発生回
路である。
を示している。１１および１２は行列状に配置されてメ
モリセルアレイを形成しているダイナミック型メモリセ
ルのトランスファゲート用のＭＯＳトランジスタおよび
キャパシタ、ＷＬはメモリセルアレイの同一行のメモリ
セルのトランスファゲート用トランジスタ１１のゲート
に接続されるワード線、ＢＬ、／ＢＬはメモリセルアレ
イの同一列のメモリセルのトランスファゲート用トラン
ジスタ１１のドレインに接続されるビット線、１３は外
部あるいは内部から入力されるアドレス信号に応じてワ
ード線選択信号を出力するワード線選択回路（ロウデコ
ーダ）、１４はワード線駆動回路、１５は前記ビット線
とビット線プリチャージ電源線１６との間に接続され、
ビット線プリチャージ信号ＶＥＱにより制御されるビッ
ト線プリチャージ回路、１７は相補的なビット線対（Ｂ
Ｌ、／ＢＬ）間に接続され、ビット線イコライズ信号（
プリチャージ信号）ＶＥＱにより制御されるビット線イ
コライズ回路、１８はビット線プリチャージ電圧ＶＢＬ
（通常はＶｃｃ／２）を発生して全てのビット線プリチ
ャージ電源線１６に供給するためのビット線プリチャー
ジ電位発生回路、１９はキャパシタプレート電位ＶＰＬ
（通常はＶｃｃ／２）を発生して全てのメモリセルのキ
ャパシタプレートに供給するためのプレート電位発生回
路である。
【００２０】さらに、本実施例においては、電圧ストレ
ス試験時に前記ビット線プリチャージ電源線の電位を制
御するビット線電位制御手段２０と、電圧ストレス試験
時に外部からストレス電圧ＶＳが与えられる電圧ストレ
ス試験用のストレス電圧印加端子（例えばボンディング
パッド）２２と、この電圧ストレス試験用端子２２にス
トレス電圧が印加されない時にはオフ状態になり、前記
電圧ストレス試験用端子２２にストレス電圧が印加され
た時には通常動作時に前記外部アドレス信号に応じて選
択される本数より多くのワード線に前記ストレス電圧を
伝えるストレス電圧伝達手段２３（例えばＮＭＯＳトラ
ンジスタ２４およびこのゲートに接続された電圧ストレ
ス試験用の制御電圧ＶＧ印加パッド２５）と、電圧スト
レス試験時に前記ストレス電圧ＶＳが伝えられる前記ワ
ード線ＷＬに接続されている後述するノイズキラー用Ｍ
ＯＳトランジスタ２６をオフ状態に制御するノイズキラ
ー制御手段と、電圧ストレス試験時に前記キャパシタプ
レートの電位を制御するキャパシタプレート電位制御手
段とが設けられている。
ス試験時に前記ビット線プリチャージ電源線の電位を制
御するビット線電位制御手段２０と、電圧ストレス試験
時に外部からストレス電圧ＶＳが与えられる電圧ストレ
ス試験用のストレス電圧印加端子（例えばボンディング
パッド）２２と、この電圧ストレス試験用端子２２にス
トレス電圧が印加されない時にはオフ状態になり、前記
電圧ストレス試験用端子２２にストレス電圧が印加され
た時には通常動作時に前記外部アドレス信号に応じて選
択される本数より多くのワード線に前記ストレス電圧を
伝えるストレス電圧伝達手段２３（例えばＮＭＯＳトラ
ンジスタ２４およびこのゲートに接続された電圧ストレ
ス試験用の制御電圧ＶＧ印加パッド２５）と、電圧スト
レス試験時に前記ストレス電圧ＶＳが伝えられる前記ワ
ード線ＷＬに接続されている後述するノイズキラー用Ｍ
ＯＳトランジスタ２６をオフ状態に制御するノイズキラ
ー制御手段と、電圧ストレス試験時に前記キャパシタプ
レートの電位を制御するキャパシタプレート電位制御手
段とが設けられている。
【００２１】前記ワード線選択回路１３は、本例では、
プリチャージ型のナンドゲートが用いられている。この
プリチャージ型のナンドゲートは、電源電位Ｖｃｃと接
地電位Ｖｓｓとの間に、プリチャージ用のＰＭＯＳトラ
ンジスタ３１と内部アドレス信号デコード用のＮＭＯＳ
トランジスタ３２群とが直列に接続され、上記ＰＭＯＳ
トランジスタ３１とＮＭＯＳトランジスタ３２群との直
列接続点が出力ノード３３となっている。その動作は、
プリチャージ信号ＰＲＣＨが活性レベル“Ｌ”になって
出力ノード３３を“Ｈ”レベルにプリチャージした後に
、入力される内部アドレス信号が全て“Ｈ”レベルにな
った場合に出力ノード３３の信号（ワード線選択信号）
を“Ｌ”レベルに引き落とす。
プリチャージ型のナンドゲートが用いられている。この
プリチャージ型のナンドゲートは、電源電位Ｖｃｃと接
地電位Ｖｓｓとの間に、プリチャージ用のＰＭＯＳトラ
ンジスタ３１と内部アドレス信号デコード用のＮＭＯＳ
トランジスタ３２群とが直列に接続され、上記ＰＭＯＳ
トランジスタ３１とＮＭＯＳトランジスタ３２群との直
列接続点が出力ノード３３となっている。その動作は、
プリチャージ信号ＰＲＣＨが活性レベル“Ｌ”になって
出力ノード３３を“Ｈ”レベルにプリチャージした後に
、入力される内部アドレス信号が全て“Ｈ”レベルにな
った場合に出力ノード３３の信号（ワード線選択信号）
を“Ｌ”レベルに引き落とす。
【００２２】前記ワード線駆動回路１４は、本例では、
ワード線駆動用電圧ＷＤＲＶ（電源電位Ｖｃｃを昇圧し
た電位）源と前記ワード線ＷＬとの間に接続され、ワー
ド線選択回路１３の出力信号に応じて前記ワード線ＷＬ
を駆動するワード線駆動用の例えばＮチャネルＭＯＳト
ランジスタ３４と、上記ワード線駆動用トランジスタ３
４およびワード線ＷＬの接続ノードと接地ノードとの間
に接続された前記ノイズキラー用ＮチャネルＭＯＳトラ
ンジスタ２６と、前記ワード線選択回路１３の出力端に
入力端が接続された第１のＣＭＯＳインバータ３５と、
電源電位Ｖｃｃと上記ワード線選択回路１３の出力端と
の間に接続され、ゲートが前記第１のＣＭＯＳインバー
タ３５の出力端に接続されたプルアップ用のＰＭＯＳト
ランジスタ３６と、上記第１のＣＭＯＳインバータ３５
の出力端と前記ワード線駆動用のＭＯＳトランジスタ３
４のゲートとの間に接続され、ゲートに電源電位Ｖｃｃ
が与えられるＮＭＯＳトランジスタ３７と、上記第１の
ＣＭＯＳインバータ３５の出力端と前記ノイズキラー用
のＮＭＯＳトランジスタ２６のゲートとの間に接続され
た第２のＣＭＯＳインバータとを有する。この場合、本
例では、上記第２のＣＭＯＳインバータは、後述するノ
イズキラー用トランジスタ制御信号ＶＡとの論理和をと
るように二入力ノアゲート３８を構成している。
ワード線駆動用電圧ＷＤＲＶ（電源電位Ｖｃｃを昇圧し
た電位）源と前記ワード線ＷＬとの間に接続され、ワー
ド線選択回路１３の出力信号に応じて前記ワード線ＷＬ
を駆動するワード線駆動用の例えばＮチャネルＭＯＳト
ランジスタ３４と、上記ワード線駆動用トランジスタ３
４およびワード線ＷＬの接続ノードと接地ノードとの間
に接続された前記ノイズキラー用ＮチャネルＭＯＳトラ
ンジスタ２６と、前記ワード線選択回路１３の出力端に
入力端が接続された第１のＣＭＯＳインバータ３５と、
電源電位Ｖｃｃと上記ワード線選択回路１３の出力端と
の間に接続され、ゲートが前記第１のＣＭＯＳインバー
タ３５の出力端に接続されたプルアップ用のＰＭＯＳト
ランジスタ３６と、上記第１のＣＭＯＳインバータ３５
の出力端と前記ワード線駆動用のＭＯＳトランジスタ３
４のゲートとの間に接続され、ゲートに電源電位Ｖｃｃ
が与えられるＮＭＯＳトランジスタ３７と、上記第１の
ＣＭＯＳインバータ３５の出力端と前記ノイズキラー用
のＮＭＯＳトランジスタ２６のゲートとの間に接続され
た第２のＣＭＯＳインバータとを有する。この場合、本
例では、上記第２のＣＭＯＳインバータは、後述するノ
イズキラー用トランジスタ制御信号ＶＡとの論理和をと
るように二入力ノアゲート３８を構成している。
【００２３】前記ビット線電位制御手段２０は、本例で
は、ビット線プリチャージ電圧発生回路１８の出力端と
ビット線プリチャージ電源線１６との間にとの間に挿入
された出力スイッチ回路（例えばＣＭＯＳトランスファ
ゲート）４０と、電圧ストレス試験時および必要に応じ
て機能試験時に外部からビット線電位制御信号ＶＢＬＳ
Ｗが印加されるビット線電位制御信号印加パッド４１と
、電圧ストレス試験時には上記出力スイッチ回路４０を
オフ状態に制御してビット線電位印加パッド４２から入
力するビット線電位ＶＢＬを前記ビット線プリチャージ
電源線１６に伝え、通常動作時には上記出力スイッチ回
路４０をオン状態に制御するように構成された出力スイ
ッチ制御回路４３とからなる。この出力スイッチ制御回
路４３は、上記ビット線電位制御信号印加パッド４１に
接続された二段のＣＭＯＳインバータ４４、４５と、上
記ビット線電位制御信号印加パッド４１と接地ノードと
の間に接続された抵抗素子４６とからなる。
は、ビット線プリチャージ電圧発生回路１８の出力端と
ビット線プリチャージ電源線１６との間にとの間に挿入
された出力スイッチ回路（例えばＣＭＯＳトランスファ
ゲート）４０と、電圧ストレス試験時および必要に応じ
て機能試験時に外部からビット線電位制御信号ＶＢＬＳ
Ｗが印加されるビット線電位制御信号印加パッド４１と
、電圧ストレス試験時には上記出力スイッチ回路４０を
オフ状態に制御してビット線電位印加パッド４２から入
力するビット線電位ＶＢＬを前記ビット線プリチャージ
電源線１６に伝え、通常動作時には上記出力スイッチ回
路４０をオン状態に制御するように構成された出力スイ
ッチ制御回路４３とからなる。この出力スイッチ制御回
路４３は、上記ビット線電位制御信号印加パッド４１に
接続された二段のＣＭＯＳインバータ４４、４５と、上
記ビット線電位制御信号印加パッド４１と接地ノードと
の間に接続された抵抗素子４６とからなる。
【００２４】ここで、ビット線電位制御手段２０の動作
を説明しておく。ビット線電位制御信号印加パッド４１
に信号が印加されない時は、パッド４１の電位は抵抗素
子４６により接地電位にプルダウンされ、前段のＣＭＯ
Ｓインバータ４４の出力は“Ｈ”、後段のＣＭＯＳイン
バータ４５の出力ＶＡ（ビット線電位制御信号）は“Ｌ
”になり、出力スイッチ回路４０はオン状態になる。こ
れに対して、ビット線電位制御信号印加パッド４１に“
Ｈ”レベルのビット線電位制御信号ＶＢＬＳＷが印加さ
れた時は、前段のＣＭＯＳインバータ４４の出力は“Ｌ
”、後段のＣＭＯＳインバータ４５の出力ＶＡ（ビット
線電位制御信号）は“Ｈ”になり、出力スイッチ回路４
０はオフ状態になる。
を説明しておく。ビット線電位制御信号印加パッド４１
に信号が印加されない時は、パッド４１の電位は抵抗素
子４６により接地電位にプルダウンされ、前段のＣＭＯ
Ｓインバータ４４の出力は“Ｈ”、後段のＣＭＯＳイン
バータ４５の出力ＶＡ（ビット線電位制御信号）は“Ｌ
”になり、出力スイッチ回路４０はオン状態になる。こ
れに対して、ビット線電位制御信号印加パッド４１に“
Ｈ”レベルのビット線電位制御信号ＶＢＬＳＷが印加さ
れた時は、前段のＣＭＯＳインバータ４４の出力は“Ｌ
”、後段のＣＭＯＳインバータ４５の出力ＶＡ（ビット
線電位制御信号）は“Ｈ”になり、出力スイッチ回路４
０はオフ状態になる。
【００２５】前記ノイズキラー制御手段は、本例では、
上記ビット線電位制御手段２０を制御する信号を用いて
ノイズキラー用トランジスタ２６を制御するように構成
されている。即ち、例えば前記ビット線電位制御信号を
ノイズキラー制御信号として用い、前記二入力ノア回路
３８に入力している。
上記ビット線電位制御手段２０を制御する信号を用いて
ノイズキラー用トランジスタ２６を制御するように構成
されている。即ち、例えば前記ビット線電位制御信号を
ノイズキラー制御信号として用い、前記二入力ノア回路
３８に入力している。
【００２６】前記キャパシタプレート電位制御手段は、
本例では、キャパシタプレートとプレート電位発生回路
１９の出力端との間に挿入された出力スイッチ回路（例
えばＣＭＯＳトランスファゲート）４７と、電圧ストレ
ス試験時に外部から所望のプレート電位が印加されるプ
レート電位印加パッド４８と、電圧ストレス試験時には
上記出力スイッチ回路４７をオフ状態に制御してプレー
ト電位印加パッド４８から入力するプレート電位を前記
キャパシタプレートに伝え、通常動作時には上記出力ス
イッチ回路４７をオン状態に制御するように構成された
出力スイッチ制御回路とからなる。この出力スイッチ制
御回路として、例えば前記ビット線電位制御手段２０の
出力スイッチ制御回路４３を共用するようにしてもよく
、前記ストレス電圧印加パッド２２に与えられるストレ
ス電圧ＶＳあるいは前記電圧ストレス試験用の制御電圧
印加パッド２５に与えられる電圧ＶＧにより決まる制御
信号を用いて上記出力スイッチ回路４７を制御するよう
にしてもよい。
本例では、キャパシタプレートとプレート電位発生回路
１９の出力端との間に挿入された出力スイッチ回路（例
えばＣＭＯＳトランスファゲート）４７と、電圧ストレ
ス試験時に外部から所望のプレート電位が印加されるプ
レート電位印加パッド４８と、電圧ストレス試験時には
上記出力スイッチ回路４７をオフ状態に制御してプレー
ト電位印加パッド４８から入力するプレート電位を前記
キャパシタプレートに伝え、通常動作時には上記出力ス
イッチ回路４７をオン状態に制御するように構成された
出力スイッチ制御回路とからなる。この出力スイッチ制
御回路として、例えば前記ビット線電位制御手段２０の
出力スイッチ制御回路４３を共用するようにしてもよく
、前記ストレス電圧印加パッド２２に与えられるストレ
ス電圧ＶＳあるいは前記電圧ストレス試験用の制御電圧
印加パッド２５に与えられる電圧ＶＧにより決まる制御
信号を用いて上記出力スイッチ回路４７を制御するよう
にしてもよい。
【００２７】次に、図１の回路の動作を説明する。通常
動作時には、ビット線プリチャージ電位発生回路１８の
出力はオン状態の出力スイッチ回路４０を経てビット線
プリチャージ電源線１６に供給されており、ロー・スト
ローブ・アドレス（／ＲＡＳ）信号入力が非活性化する
とビット線プリチャージ・イコライズ信号発生回路（図
示せず）が活性化してプリチャージ・イコライズ信号Ｖ
ＥＱが発生し、ビット線プリチャージ回路１５・ビット
線イコライズ回路１７がオン状態になり、全てのビット
線対（ＢＬ、／ＢＬ）が所定のビット線電位にプリチャ
ージ・イコライズされる。そして、／ＲＡＳ信号が活性
化すると、選択されるメモリセルブロックのビット線に
供給されるプリチャージ・イコライズ信号ＶＥＱが非活
性化すると共にアドレス信号のロジック・レベルの組み
合わせに応じて任意の本数のワード線分のワード線選択
信号が出力してワード線ＷＬが選択される。この場合、
ワード線選択信号の活性レベル“Ｌ”が入力する選択状
態のワード線駆動回路１４においては、第１のＣＭＯＳ
インバータ３５の出力が“Ｈ”になり、ＭＯＳトランジ
スタ３７の一方のドレイン端子とＮＭＯＳトランジスタ
３４との接続ノードが“Ｈ”レベルになるので、駆動用
のＮＭＯＳトランジスタ３４がオン状態になってワード
線ＷＬを“Ｈ”レベル状態に駆動する。この時、第１の
ＣＭＯＳインバータ３５の“Ｈ”出力により二入力ノア
回路３８の出力は“Ｌ”になり、ノイズキラー用トラン
ジスタ２６はオフ状態になる。また、プルアップ用のＰ
ＭＯＳトランジスタ３６はゲート電位（第１のＣＭＯＳ
インバータ３５の出力電位）が“Ｈ”レベルであるので
オフ状態になる。
動作時には、ビット線プリチャージ電位発生回路１８の
出力はオン状態の出力スイッチ回路４０を経てビット線
プリチャージ電源線１６に供給されており、ロー・スト
ローブ・アドレス（／ＲＡＳ）信号入力が非活性化する
とビット線プリチャージ・イコライズ信号発生回路（図
示せず）が活性化してプリチャージ・イコライズ信号Ｖ
ＥＱが発生し、ビット線プリチャージ回路１５・ビット
線イコライズ回路１７がオン状態になり、全てのビット
線対（ＢＬ、／ＢＬ）が所定のビット線電位にプリチャ
ージ・イコライズされる。そして、／ＲＡＳ信号が活性
化すると、選択されるメモリセルブロックのビット線に
供給されるプリチャージ・イコライズ信号ＶＥＱが非活
性化すると共にアドレス信号のロジック・レベルの組み
合わせに応じて任意の本数のワード線分のワード線選択
信号が出力してワード線ＷＬが選択される。この場合、
ワード線選択信号の活性レベル“Ｌ”が入力する選択状
態のワード線駆動回路１４においては、第１のＣＭＯＳ
インバータ３５の出力が“Ｈ”になり、ＭＯＳトランジ
スタ３７の一方のドレイン端子とＮＭＯＳトランジスタ
３４との接続ノードが“Ｈ”レベルになるので、駆動用
のＮＭＯＳトランジスタ３４がオン状態になってワード
線ＷＬを“Ｈ”レベル状態に駆動する。この時、第１の
ＣＭＯＳインバータ３５の“Ｈ”出力により二入力ノア
回路３８の出力は“Ｌ”になり、ノイズキラー用トラン
ジスタ２６はオフ状態になる。また、プルアップ用のＰ
ＭＯＳトランジスタ３６はゲート電位（第１のＣＭＯＳ
インバータ３５の出力電位）が“Ｈ”レベルであるので
オフ状態になる。
【００２８】これに対して、ワード線選択信号の非活性
レベル“Ｈ”が入力する非選択状態のワード線駆動回路
１４においては、第１のＣＭＯＳインバータ３５の出力
が“Ｌ”になり、ＭＯＳトランジスタ３７の一方のドレ
イン端子とＮＭＯＳトランジスタ３４との接続ノードが
“Ｌ”レベルになるので、駆動用のＮＭＯＳトランジス
タ３４はオフ状態になってワード線ＷＬを非選択の状態
にする。この時、前記ノイズキラー制御信号ＶＡも“Ｌ
”であり、二入力ノア回路３８の出力は“Ｈ”になり、
ノイズキラー用トランジスタ２６はオン状態になる。ま
た、プルアップ用のＰＭＯＳトランジスタ３６はゲート
電位（第１のＣＭＯＳインバータ３５の出力電位）が“
Ｌ”レベルであるのでオン状態になる。
レベル“Ｈ”が入力する非選択状態のワード線駆動回路
１４においては、第１のＣＭＯＳインバータ３５の出力
が“Ｌ”になり、ＭＯＳトランジスタ３７の一方のドレ
イン端子とＮＭＯＳトランジスタ３４との接続ノードが
“Ｌ”レベルになるので、駆動用のＮＭＯＳトランジス
タ３４はオフ状態になってワード線ＷＬを非選択の状態
にする。この時、前記ノイズキラー制御信号ＶＡも“Ｌ
”であり、二入力ノア回路３８の出力は“Ｈ”になり、
ノイズキラー用トランジスタ２６はオン状態になる。ま
た、プルアップ用のＰＭＯＳトランジスタ３６はゲート
電位（第１のＣＭＯＳインバータ３５の出力電位）が“
Ｌ”レベルであるのでオン状態になる。
【００２９】一方、上記ＤＲＡＭを例えばウェハ状態で
バーンインを行なう場合には、動作電源を供給してＤＲ
ＡＭを待機状態、つまり、／ＲＡＳ信号入力を非活性化
してビット線プリチャージ・イコライズ信号発生回路（
図示せず）を活性化させてプリチャージ・イコライズ信
号ＶＥＱを発生させ（あるいは、制御信号入力によりプ
リチャージ・イコライズ信号ＶＥＱを活性化してもよい
。）、全てのビット線プリチャージ回路１５・ビット線
イコライズ回路１７をオン状態にする。そして、パッド
２２にはストレス電圧ＶＳを与え、パッド２５にはＶＳ
＋Ｖｔｈ（ＶｔｈはＭＯＳトランジスタ２４の閾値電圧
）以上のゲート制御電圧ＶＧを与えることにより、ＭＯ
Ｓトランジスタ２４をオンさせ、全てのワード線ＷＬ（
あるいは通常動作時に選択される本数以上のワード線Ｗ
Ｌ）に所望の電圧ストレスを加える。この場合、パッド
４１に“Ｈ”レベルのビット線電位制御信号ＶＢＬＳＷ
を印加することにより、出力スイッチ回路４０をオフさ
せ、“Ｈ”レベルのノイズキラー制御信号ＶＡにより二
入力ノア回路３８の出力を“Ｌ”にしてノイズキラー用
トランジスタ２６をオフ状態にする。従って、パッド４
２に所望の電圧（例えば接地電圧Ｖｓｓ）を与えること
により、ワード線ＷＬと各ビット線との間、つまり、メ
モリセルトランジスタ１１のゲート絶縁膜に所望の電圧
を与えることができる。
バーンインを行なう場合には、動作電源を供給してＤＲ
ＡＭを待機状態、つまり、／ＲＡＳ信号入力を非活性化
してビット線プリチャージ・イコライズ信号発生回路（
図示せず）を活性化させてプリチャージ・イコライズ信
号ＶＥＱを発生させ（あるいは、制御信号入力によりプ
リチャージ・イコライズ信号ＶＥＱを活性化してもよい
。）、全てのビット線プリチャージ回路１５・ビット線
イコライズ回路１７をオン状態にする。そして、パッド
２２にはストレス電圧ＶＳを与え、パッド２５にはＶＳ
＋Ｖｔｈ（ＶｔｈはＭＯＳトランジスタ２４の閾値電圧
）以上のゲート制御電圧ＶＧを与えることにより、ＭＯ
Ｓトランジスタ２４をオンさせ、全てのワード線ＷＬ（
あるいは通常動作時に選択される本数以上のワード線Ｗ
Ｌ）に所望の電圧ストレスを加える。この場合、パッド
４１に“Ｈ”レベルのビット線電位制御信号ＶＢＬＳＷ
を印加することにより、出力スイッチ回路４０をオフさ
せ、“Ｈ”レベルのノイズキラー制御信号ＶＡにより二
入力ノア回路３８の出力を“Ｌ”にしてノイズキラー用
トランジスタ２６をオフ状態にする。従って、パッド４
２に所望の電圧（例えば接地電圧Ｖｓｓ）を与えること
により、ワード線ＷＬと各ビット線との間、つまり、メ
モリセルトランジスタ１１のゲート絶縁膜に所望の電圧
を与えることができる。
【００３０】また、上記バーンインに際して、前記プレ
ート電位発生回路１９の出力スイッチ回路４７をオフ状
態に制御し、パッド４８に外部から所望のプレート電位
、例えばＶｃｃ電位を与え、メモリセルに“０”データ
を書込んでキャパシタ１２のストレージノードをほぼＶ
ｓｓ電位に設定することにより、キャパシタ絶縁膜にほ
ぼ（Ｖｃｃ−Ｖｓｓ）電位のストレスを印加できる。 または、プレート電位としてＶｓｓ電位を与え、メモリ
セルに“１”データを書込んでキャパシタ１２のストレ
ージノードをほぼＶｃｃ電位に設定することにより、キ
ャパシタ絶縁膜にほぼ（Ｖｃｃ−Ｖｓｓ）電位のストレ
スを印加できる。
ート電位発生回路１９の出力スイッチ回路４７をオフ状
態に制御し、パッド４８に外部から所望のプレート電位
、例えばＶｃｃ電位を与え、メモリセルに“０”データ
を書込んでキャパシタ１２のストレージノードをほぼＶ
ｓｓ電位に設定することにより、キャパシタ絶縁膜にほ
ぼ（Ｖｃｃ−Ｖｓｓ）電位のストレスを印加できる。 または、プレート電位としてＶｓｓ電位を与え、メモリ
セルに“１”データを書込んでキャパシタ１２のストレ
ージノードをほぼＶｃｃ電位に設定することにより、キ
ャパシタ絶縁膜にほぼ（Ｖｃｃ−Ｖｓｓ）電位のストレ
スを印加できる。
【００３１】上記実施例のＤＲＡＭによれば、電圧スト
レス試験用パッド２２およびストレス電圧伝達手段２３
を有するので、例えばウェハ状態でのバーンインに際し
て全てのワード線ＷＬあるいは通常動作時に選択される
本数以上のワード線ＷＬに一斉に例えばＤＣ的な電圧ス
トレスを印加することができ、バーンインの効率を著し
く向上することが可能になる。この場合、ノイズキラー
制御手段を有するので、ウェハ状態でのバーンインに際
して全てのワード線ＷＬあるいは通常動作時に選択され
る本数以上のワード線ＷＬを選択して電圧ストレスを印
加した時、このワード線ＷＬに接続されているノイズキ
ラー用トランジスタ２６がオフ状態になり、電圧ストレ
ス印加電源からワード線ＷＬおよびノイズキラー用トラ
ンジスタ２６を介して接地ノードに貫通電流が流れるこ
とはない。
レス試験用パッド２２およびストレス電圧伝達手段２３
を有するので、例えばウェハ状態でのバーンインに際し
て全てのワード線ＷＬあるいは通常動作時に選択される
本数以上のワード線ＷＬに一斉に例えばＤＣ的な電圧ス
トレスを印加することができ、バーンインの効率を著し
く向上することが可能になる。この場合、ノイズキラー
制御手段を有するので、ウェハ状態でのバーンインに際
して全てのワード線ＷＬあるいは通常動作時に選択され
る本数以上のワード線ＷＬを選択して電圧ストレスを印
加した時、このワード線ＷＬに接続されているノイズキ
ラー用トランジスタ２６がオフ状態になり、電圧ストレ
ス印加電源からワード線ＷＬおよびノイズキラー用トラ
ンジスタ２６を介して接地ノードに貫通電流が流れるこ
とはない。
【００３２】なお、前記実施例のＤＲＡＭは、ノイズキ
ラー用トランジスタ２６がワード線ＷＬの一端側でワー
ド線駆動用トランジスタ３４と接地ノードとの間に接続
されているが、これに限らず、ワード線ＷＬの他端側で
接地ノードとの間にノイズキラー用トランジスタが接続
される場合にも本発明を適用可能である。
ラー用トランジスタ２６がワード線ＷＬの一端側でワー
ド線駆動用トランジスタ３４と接地ノードとの間に接続
されているが、これに限らず、ワード線ＷＬの他端側で
接地ノードとの間にノイズキラー用トランジスタが接続
される場合にも本発明を適用可能である。
【００３３】また、前記実施例のＤＲＡＭは、ノイズキ
ラー用トランジスタ２６がワード線ＷＬと接地ノードと
の間に１個接続されている例を示したが、これに限らず
、ワード線ＷＬと接地ノードとの間に複数個のノイズキ
ラー用トランジスタが直列あるいは並列に接続される場
合にも本発明を適用可能である。この場合、ウェハ状態
でのバーンインに際して、全てのワード線ＷＬあるいは
通常動作時に選択される本数以上のワード線ＷＬを選択
してノイズキラー用トランジスタをオフ状態にする時、
上記複数個のノイズキラー用トランジスタが直列接続さ
れている場合には、少なくとも１個のノイズキラー用ト
ランジスタをオフ状態にすればよく、上記複数個のノイ
ズキラー用トランジスタが並列接続されている場合には
、複数個の全てのノイズキラー用トランジスタをオフ状
態にすればよい。
ラー用トランジスタ２６がワード線ＷＬと接地ノードと
の間に１個接続されている例を示したが、これに限らず
、ワード線ＷＬと接地ノードとの間に複数個のノイズキ
ラー用トランジスタが直列あるいは並列に接続される場
合にも本発明を適用可能である。この場合、ウェハ状態
でのバーンインに際して、全てのワード線ＷＬあるいは
通常動作時に選択される本数以上のワード線ＷＬを選択
してノイズキラー用トランジスタをオフ状態にする時、
上記複数個のノイズキラー用トランジスタが直列接続さ
れている場合には、少なくとも１個のノイズキラー用ト
ランジスタをオフ状態にすればよく、上記複数個のノイ
ズキラー用トランジスタが並列接続されている場合には
、複数個の全てのノイズキラー用トランジスタをオフ状
態にすればよい。
【００３４】また、上記実施例では、１つのワード線選
択回路１３により１本のワード線ＷＬを選択する例を示
したが、１つのワード線選択回路１３により複数本（例
えば４本）のワード線ＷＬを選択してそれぞれのワード
線駆動トランジスタ３４にワード線駆動電圧ＷＤＲＶを
供給するようにしてもよい。
択回路１３により１本のワード線ＷＬを選択する例を示
したが、１つのワード線選択回路１３により複数本（例
えば４本）のワード線ＷＬを選択してそれぞれのワード
線駆動トランジスタ３４にワード線駆動電圧ＷＤＲＶを
供給するようにしてもよい。
【００３５】また、上記実施例では、ノイズキラー制御
信号ＶＡを単独で用いてノイズキラー用トランジスタ２
６を制御するようにしたが、このノイズキラー制御信号
ＶＡと前記パッド２２に与えられるストレス電圧ＶＳと
の論理積をとった制御信号によりノイズキラー用トラン
ジスタ２６を制御するようにしてもよい。このようにす
れば、例えばダイソートに際しての機能試験時にビット
線電位制御信号印加パッド４１に制御信号ＶＢＬＳＷを
印加して出力スイッチ回路４０をオフ状態にするがノイ
ズキラー用トランジスタ２６を制御しないようにし、ビ
ット線電位印加パッド４２から所望のビット線電位ＶＢ
Ｌを印加することが可能になる。
信号ＶＡを単独で用いてノイズキラー用トランジスタ２
６を制御するようにしたが、このノイズキラー制御信号
ＶＡと前記パッド２２に与えられるストレス電圧ＶＳと
の論理積をとった制御信号によりノイズキラー用トラン
ジスタ２６を制御するようにしてもよい。このようにす
れば、例えばダイソートに際しての機能試験時にビット
線電位制御信号印加パッド４１に制御信号ＶＢＬＳＷを
印加して出力スイッチ回路４０をオフ状態にするがノイ
ズキラー用トランジスタ２６を制御しないようにし、ビ
ット線電位印加パッド４２から所望のビット線電位ＶＢ
Ｌを印加することが可能になる。
【００３６】また、上記実施例では、ノイズキラー制御
手段をビット線電位制御手段２０の一部と共用したが、
ノイズキラー制御手段をビット線電位制御手段２０とは
独立して設けるようにしてもよい。即ち、ビット線電位
制御信号印加パッド４１および出力スイッチ制御回路４
３と同様に、ノイズキラー制御信号印加パッドおよびノ
イズキラー制御回路を別途設けるとか、ノイズキラー制
御信号印加パッドを設けてこのパッドに印加されるノイ
ズキラー制御信号によりノイズキラー用トランジスタを
直接に制御するとか、パッド２２に与えられるストレス
電圧ＶＳあるいはパッド２５に与えられる制御電圧ＶＧ
により決まる制御信号によりノイズキラー用トランジス
タを制御するようにしてもよい。
手段をビット線電位制御手段２０の一部と共用したが、
ノイズキラー制御手段をビット線電位制御手段２０とは
独立して設けるようにしてもよい。即ち、ビット線電位
制御信号印加パッド４１および出力スイッチ制御回路４
３と同様に、ノイズキラー制御信号印加パッドおよびノ
イズキラー制御回路を別途設けるとか、ノイズキラー制
御信号印加パッドを設けてこのパッドに印加されるノイ
ズキラー制御信号によりノイズキラー用トランジスタを
直接に制御するとか、パッド２２に与えられるストレス
電圧ＶＳあるいはパッド２５に与えられる制御電圧ＶＧ
により決まる制御信号によりノイズキラー用トランジス
タを制御するようにしてもよい。
【００３７】また、上記実施例では、前記ビット線電位
制御手段２０は、電圧ストレス試験時に、ビット線プリ
チャージ電位発生回路１８の出力をオフ状態に制御して
外部から入力するビット線電位ＶＢＬをビット線プリチ
ャージ電源線１６に伝えるようにしたが、ビット線プリ
チャージ電位発生回路１８の出力電位を変化させる、あ
るいは、ビット線プリチャージ電位発生回路１８の出力
をオフ状態に制御してビット線プリチャージ電源線１６
を所定の固定電位端に接続するようにしてもよい。
制御手段２０は、電圧ストレス試験時に、ビット線プリ
チャージ電位発生回路１８の出力をオフ状態に制御して
外部から入力するビット線電位ＶＢＬをビット線プリチ
ャージ電源線１６に伝えるようにしたが、ビット線プリ
チャージ電位発生回路１８の出力電位を変化させる、あ
るいは、ビット線プリチャージ電位発生回路１８の出力
をオフ状態に制御してビット線プリチャージ電源線１６
を所定の固定電位端に接続するようにしてもよい。
【００３８】また、上記ビット線電位制御手段２０と同
様に、前記パッド２２に与えられるストレス電圧ＶＳあ
るいはパッド２５に与えられる制御電圧ＶＧにより決ま
る制御信号あるいはビット線電位制御手段２０の制御信
号を用いてプレート電位発生回路１９の出力電位を変化
させる、あるいは、プレート電位発生回路１９の出力を
オフ状態に制御してキャパシタプレートを所定の固定電
位端に接続するようにしてもよい。
様に、前記パッド２２に与えられるストレス電圧ＶＳあ
るいはパッド２５に与えられる制御電圧ＶＧにより決ま
る制御信号あるいはビット線電位制御手段２０の制御信
号を用いてプレート電位発生回路１９の出力電位を変化
させる、あるいは、プレート電位発生回路１９の出力を
オフ状態に制御してキャパシタプレートを所定の固定電
位端に接続するようにしてもよい。
【００３９】また、上記実施例において、ストレス試験
用の各パッドとしては、ボンディング・パッドでもよい
が、これに限らず、ＤＲＡＭをウェーハ状態のままでバ
ーンインする場合には、テスターのプローブカードの触
針に接触して電圧を印加可能な構造であればよく、ウェ
ーハからＤＲＡＭチップを分離した後にパッケージング
した状態でバーンインを行なう場合には、パッケージン
グに際してチップ外部の配線と接続可能な構造であれば
よい。
用の各パッドとしては、ボンディング・パッドでもよい
が、これに限らず、ＤＲＡＭをウェーハ状態のままでバ
ーンインする場合には、テスターのプローブカードの触
針に接触して電圧を印加可能な構造であればよく、ウェ
ーハからＤＲＡＭチップを分離した後にパッケージング
した状態でバーンインを行なう場合には、パッケージン
グに際してチップ外部の配線と接続可能な構造であれば
よい。
【００４０】また、上記各実施例では、ストレス試験用
の各パッドをウェーハ状態の各チップ毎に設けておく場
合を示したが、上記ＤＲＡＭをウェーハ状態のままでバ
ーンインする場合には、ストレス試験用の各パッドをそ
れぞれ複数個のチップで共用し、この共用パッドと各チ
ップとの間を接続するための配線をウェーハの例えばダ
イシングライン領域上に形成するようにしてもよい。
の各パッドをウェーハ状態の各チップ毎に設けておく場
合を示したが、上記ＤＲＡＭをウェーハ状態のままでバ
ーンインする場合には、ストレス試験用の各パッドをそ
れぞれ複数個のチップで共用し、この共用パッドと各チ
ップとの間を接続するための配線をウェーハの例えばダ
イシングライン領域上に形成するようにしてもよい。
【００４１】なお、上記実施例では、バーンインに際し
ての電圧ストレス試験を例にとって説明したが、本発明
は、温度加速に関係なく電圧ストレス試験を行う場合に
も有効であることはいうまでもない。
ての電圧ストレス試験を例にとって説明したが、本発明
は、温度加速に関係なく電圧ストレス試験を行う場合に
も有効であることはいうまでもない。
【００４２】
【発明の効果】上述したように本発明のＤＲＡＭによれ
ば、電圧ストレス試験用端子およびストレス電圧伝達手
段を有することにより、例えばウェハ状態での不良のス
クリーニングに際して全てのワード線あるいは通常動作
時に選択される本数以上のワード線に一斉に電圧ストレ
スを印加することができ、不良のスクリーニングの効率
を著しく向上することが可能になる。しかも、ノイズキ
ラー制御手段を有することにより、不良のスクリーニン
グに際して全てのワード線あるいは通常動作時に選択さ
れる本数以上のワード線を選択して電圧ストレスを印加
した時、このワード線に接続されているノイズキラー用
回路をオフ状態にし、電圧ストレス印加電源からワード
線およびノイズキラー用回路を介して接地ノードに貫通
電流が流れることを防止できる。
ば、電圧ストレス試験用端子およびストレス電圧伝達手
段を有することにより、例えばウェハ状態での不良のス
クリーニングに際して全てのワード線あるいは通常動作
時に選択される本数以上のワード線に一斉に電圧ストレ
スを印加することができ、不良のスクリーニングの効率
を著しく向上することが可能になる。しかも、ノイズキ
ラー制御手段を有することにより、不良のスクリーニン
グに際して全てのワード線あるいは通常動作時に選択さ
れる本数以上のワード線を選択して電圧ストレスを印加
した時、このワード線に接続されているノイズキラー用
回路をオフ状態にし、電圧ストレス印加電源からワード
線およびノイズキラー用回路を介して接地ノードに貫通
電流が流れることを防止できる。
【図１】本発明の第１実施例に係るＤＲＡＭの一部を示
す回路図。
す回路図。
【図２】現在提案中の半導体メモリ装置の一部を示す回
路図。
路図。
１１…セルトランジスタ、１２…キャパシタ、ＷＬ…ワ
ード線、ＢＬ、／ＢＬ…ビット線、１３…ワード線選択
回路、１４…ワード線駆動回路、１５…ビット線プリチ
ャージ回路、１６…ビット線プリチャージ電源線、１７
…ビット線イコライズ回路、１８…ビット線プリチャー
ジ電位発生回路、１９…プレート電位発生回路、２０…
ビット線電位制御手段、２２…ストレス電圧印加バッド
、２３…ストレス電圧伝達手段、２４…ＭＯＳトランジ
スタ、２５…制御電圧印加パッド、２６…ノイズキラー
用トランジスタ、３４…ワード線駆動用トランジスタ、
３８…二入力ノア回路、４０、４７…出力スイッチ回路
、４１…ビット線電位制御信号印加パッド、４２…ビッ
ト線電位印加パッド、４３…制御回路、４８…プレート
電位印加パッド。
ード線、ＢＬ、／ＢＬ…ビット線、１３…ワード線選択
回路、１４…ワード線駆動回路、１５…ビット線プリチ
ャージ回路、１６…ビット線プリチャージ電源線、１７
…ビット線イコライズ回路、１８…ビット線プリチャー
ジ電位発生回路、１９…プレート電位発生回路、２０…
ビット線電位制御手段、２２…ストレス電圧印加バッド
、２３…ストレス電圧伝達手段、２４…ＭＯＳトランジ
スタ、２５…制御電圧印加パッド、２６…ノイズキラー
用トランジスタ、３４…ワード線駆動用トランジスタ、
３８…二入力ノア回路、４０、４７…出力スイッチ回路
、４１…ビット線電位制御信号印加パッド、４２…ビッ
ト線電位印加パッド、４３…制御回路、４８…プレート
電位印加パッド。
Claims (7)
- 【請求項１】 行列状に配置された複数個のダイナミ
ック型メモリセルと、同一行のメモリセルに接続される
ワード線と、同一列のメモリセルに接続されるビット線
と、外部あるいは内部から入力されるアドレス信号に応
じてワード線選択信号を出力するワード線選択回路と、
ワード線駆動用電圧源と前記ワード線の一端側との間に
接続され、上記ワード線選択回路の出力信号に応じて前
記ワード線を駆動するワード線駆動用回路と、前記ワー
ド線と接地電位との間に接続されたノイズキラー用回路
と、電圧ストレス試験時に外部からストレス電圧が与え
られる電圧ストレス試験用端子と、この電圧ストレス試
験用端子にストレス電圧が印加されない時にはオフ状態
になり、前記電圧ストレス試験用端子にストレス電圧が
印加された時には通常動作時に前記アドレス信号に応じ
て選択される本数より多くのワード線に前記ストレス電
圧を伝えるストレス電圧伝達手段と、電圧ストレス試験
時に前記ストレス電圧が伝えられる前記ワード線に接続
されている前記ノイズキラー用回路をオフ状態に制御す
るノイズキラー制御手段とを具備することを特徴とする
半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、さらに、 前記ビット線とビット線プリチャージ
電源線との間に接続され、ビット線プリチャージ信号に
より制御されるビット線プリチャージ回路と、上記ビッ
ト線プリチャージ電源線に供給するためのビット線プリ
チャージ電圧を発生するビット線プリチャージ電圧発生
回路とを具備することを特徴とする半導体記憶装置。 - 【請求項３】 請求項１または２記載の半導体記憶装
置において、さらに、電圧ストレス試験時に前記ビット
線プリチャージ電源線の電位を制御するビット線電位制
御手段を有することを特徴とする半導体記憶装置。 - 【請求項４】 請求項１乃至３のいずれか１項に記載
の半導体記憶装置において、前記ノイズキラー制御手段
は、前記ビット線電位制御手段の制御信号あるいは前記
電圧ストレス試験用端子に与えられるストレス電圧によ
り決まる制御信号あるいは前記ストレス電圧伝達手段で
使用される信号を用いて前記ノイズキラー用回路を制御
する制御手段を具備することを特徴とする半導体記憶装
置。 - 【請求項５】 請求項２乃至４のいずれか１項に記載
の半導体記憶装置において、前記ビット線電位制御手段
は、電圧ストレス試験時に、前記ビット線プリチャージ
電圧発生回路の出力をオフ状態に制御して外部から入力
するビット線電位を前記ビット線プリチャージ電源線に
伝える、あるいは、前記ビット線プリチャージ電圧発生
回路の出力電位を変化させる、あるいは、前記ビット線
プリチャージ電圧発生回路の出力をオフ状態に制御して
前記ビット線プリチャージ電源線を所定の固定電位端に
接続することを特徴とする半導体記憶装置。 - 【請求項６】 請求項１乃至５のいずれか１項に記載
の半導体記憶装置において、さらに、ビット線電位制御
手段の制御信号あるいは前記電圧ストレス試験用端子に
与えられるストレス電圧により決まる制御信号あるいは
前記ストレス電圧伝達手段で使用される信号を用いて、
前記ダイナミック型メモリセルのキャパシタプレートに
供給するためのプレート電位を発生するプレート電位発
生回路の出力を制御するプレート電位制御手段を具備す
ることを特徴とする半導体記憶装置。 - 【請求項７】 請求項６記載の半導体記憶装置におい
て、前記プレート電位制御手段は、電圧ストレス試験時
に、前記プレート電位発生回路の出力をオフ状態に制御
して外部から入力するプレート電位を前記ダイナミック
型メモリセルのキャパシタプレートに伝える、あるいは
、前記プレート電位発生回路の出力電位を変化させる、
あるいは、前記プレート電位発生回路の出力をオフ状態
に制御して前記ダイナミック型メモリセルのキャパシタ
プレートを所定の固定電位端に接続することを特徴とす
る半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2418761A JP2829134B2 (ja) | 1990-12-27 | 1990-12-27 | 半導体記憶装置 |
| EP91122192A EP0492610B1 (en) | 1990-12-27 | 1991-12-23 | Dynamic random access memory |
| DE69119732T DE69119732T2 (de) | 1990-12-27 | 1991-12-23 | Dynamischer RAM |
| KR1019910023957A KR950002295B1 (ko) | 1990-12-27 | 1991-12-23 | 반도체 기억 장치 |
| US07/813,578 US5255229A (en) | 1990-12-27 | 1991-12-26 | Dynamic random access memory including stress test circuitry |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2418761A JP2829134B2 (ja) | 1990-12-27 | 1990-12-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04230047A true JPH04230047A (ja) | 1992-08-19 |
| JP2829134B2 JP2829134B2 (ja) | 1998-11-25 |
Family
ID=18526547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2418761A Expired - Fee Related JP2829134B2 (ja) | 1990-12-27 | 1990-12-27 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5255229A (ja) |
| EP (1) | EP0492610B1 (ja) |
| JP (1) | JP2829134B2 (ja) |
| KR (1) | KR950002295B1 (ja) |
| DE (1) | DE69119732T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2533221B2 (ja) * | 1990-05-11 | 1996-09-11 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
| JPH04225182A (ja) | 1990-12-26 | 1992-08-14 | Toshiba Corp | 半導体記憶装置 |
| US5400343A (en) * | 1992-02-28 | 1995-03-21 | Intel Corporation | Apparatus and method for defective column detection for semiconductor memories |
| JP3147991B2 (ja) * | 1992-05-25 | 2001-03-19 | 株式会社東芝 | 半導体記憶装置 |
| JP2885597B2 (ja) * | 1993-03-10 | 1999-04-26 | 株式会社東芝 | 半導体メモリ |
| US5297087A (en) * | 1993-04-29 | 1994-03-22 | Micron Semiconductor, Inc. | Methods and devices for accelerating failure of marginally defective dielectric layers |
| KR100220949B1 (ko) * | 1996-11-06 | 1999-09-15 | 김영환 | 웨이퍼 번-인 회로 |
| KR100220950B1 (ko) * | 1996-11-06 | 1999-09-15 | 김영환 | 웨이퍼 번인회로 |
| KR19980034731A (ko) * | 1996-11-08 | 1998-08-05 | 김영환 | 반도체 메모리 소자의 스트레스 테스트 장치 및 그 방법 |
| US6122760A (en) * | 1998-08-25 | 2000-09-19 | International Business Machines Corporation | Burn in technique for chips containing different types of IC circuitry |
| KR100334532B1 (ko) * | 1999-04-03 | 2002-05-02 | 박종섭 | 워드라인 구동장치 |
| KR100400309B1 (ko) | 2001-05-04 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 내부 동작명령 발생장치 및 방법 |
| EP3933655A4 (en) * | 2019-03-28 | 2022-03-16 | Kabushiki Kaisha Zuken | INFORMATION PROCESSING DEVICE, PROGRAM AND SIMULATION METHOD |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3030852A1 (de) * | 1980-08-14 | 1982-03-11 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung fuer die pruefung von speicherzellen programmierbarer mos-integrierter halbleiterspeicher |
| JPS59500840A (ja) * | 1982-05-17 | 1984-05-10 | モトロ−ラ・インコ−ポレ−テツド | メモリの加速試験用のパッド |
| JPH069114B2 (ja) * | 1983-06-24 | 1994-02-02 | 株式会社東芝 | 半導体メモリ |
| JPS60235455A (ja) * | 1984-05-09 | 1985-11-22 | Toshiba Corp | ダイナミツクメモリ− |
| JPH051040Y2 (ja) * | 1985-04-09 | 1993-01-12 | ||
| US4751679A (en) * | 1986-12-22 | 1988-06-14 | Motorola, Inc. | Gate stress test of a MOS memory |
| JPH06105548B2 (ja) * | 1987-02-02 | 1994-12-21 | 三菱電機株式会社 | ダイナミツク形半導体記憶装置 |
| US4860261A (en) * | 1988-02-17 | 1989-08-22 | Intel Corporation | Leakage verification for flash EPROM |
| US5062079A (en) * | 1988-09-28 | 1991-10-29 | Kabushiki Kaisha Toshiba | MOS type random access memory with interference noise eliminator |
-
1990
- 1990-12-27 JP JP2418761A patent/JP2829134B2/ja not_active Expired - Fee Related
-
1991
- 1991-12-23 EP EP91122192A patent/EP0492610B1/en not_active Expired - Lifetime
- 1991-12-23 KR KR1019910023957A patent/KR950002295B1/ko not_active IP Right Cessation
- 1991-12-23 DE DE69119732T patent/DE69119732T2/de not_active Expired - Fee Related
- 1991-12-26 US US07/813,578 patent/US5255229A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2829134B2 (ja) | 1998-11-25 |
| EP0492610B1 (en) | 1996-05-22 |
| EP0492610A1 (en) | 1992-07-01 |
| DE69119732T2 (de) | 1996-10-31 |
| KR950002295B1 (ko) | 1995-03-16 |
| US5255229A (en) | 1993-10-19 |
| KR920013454A (ko) | 1992-07-29 |
| DE69119732D1 (de) | 1996-06-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6307796B1 (en) | Dynamic random access memory | |
| US5615164A (en) | Latched row decoder for a random access memory | |
| KR960002010B1 (ko) | 반도체 기억 장치 | |
| US5424990A (en) | Semiconductor memory having built-in voltage stress test mode | |
| US5638331A (en) | Burn-in test circuit and method in semiconductor memory device | |
| US7099224B2 (en) | Memory device and method for burn-in test | |
| US20010024384A1 (en) | Semiconductor memory device capable of reliably performing burn-in test at wafer level | |
| US5619460A (en) | Method of testing a random access memory | |
| JP2829135B2 (ja) | 半導体記憶装置 | |
| JPH04225277A (ja) | 半導体記憶装置 | |
| US5986917A (en) | Wafer burn-in test circuit for a semiconductor memory device | |
| JP2829134B2 (ja) | 半導体記憶装置 | |
| JP3863968B2 (ja) | 半導体記憶装置 | |
| JPH10106286A (ja) | 半導体記憶装置およびそのテスト方法 | |
| US5949724A (en) | Burn-in stress circuit for semiconductor memory device | |
| JP3105078B2 (ja) | 半導体記憶装置 | |
| JP2965881B2 (ja) | 半導体記憶装置 | |
| JPH11317097A (ja) | 半導体記憶装置 | |
| JPH05342858A (ja) | 半導体記憶装置 | |
| JPH0963269A (ja) | 半導体記憶装置 | |
| JP2000090695A (ja) | 半導体記憶装置 | |
| JP2000243097A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |