JPS59500840A

JPS59500840A - メモリの加速試験用のパッド

Info

Publication number: JPS59500840A
Application number: JP50165783A
Authority: JP
Inventors: カントリ−マン・ロジヤ−・エス・ジユニア
Original assignee: モトロ−ラ・インコ−ポレ−テツド
Priority date: 1982-05-17
Filing date: 1983-04-07
Publication date: 1984-05-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】メモリの加速試験用のパッド発明の分野この発明は、一般的に言えば、半導体の加速試験に関するものであシ、さらに詳しく言えは、半導体メモリ・プレイの加速試験に関する。

発明の背景半導体メモリ・アレイにおいては、信頼性が非常に重要である。メモリをシステムに組込んでそれが十分な品質であることを満足される以前に、製造者は通常成る程度の長さの時間も装置を試験しなければならない。成る故障は、マージナル（限界：　ｍａｒｇｉｎａｌ）欠陥、すなわち、正規動作を数千時間も行ってさえも装置故障とならないような欠陥の結果であるので、マージナル欠陥による装置故障を加速するやり万を見出すこと。

はずつと引き続いて希望されている。このような加速は、温度、電流°、電圧のパラメータのうちの１つかそれ以上を正規の動作範囲から増加させることによって遂行し得るととＬ知られている。サブストレートの部分の上に、しかもその部分と第１の酸化物層により分離された第１のポリシリコン層を有し、なお、第１のポリシリコン層の上に、しかも第２の酸化物層によってそれと分離された第２のポリシリコン層を有するメモリ・プレイにおいては、第１および第２の酸化物におけるマージナル欠陥は、動作を数千時間行った後までも、装置故障とならない場合がある。近頃は、このようなマージナル欠陥に対する試験は、バーン・イン（ｂｕｒｎ−ｉｎ）技術で加速される。このバーン・イン技術においては、実質的に温度を高めた外囲条件で装置に電力を印加する。それでも、要求とする信頼性を得るためには、バーン・インは数日を要する。バーン・インの他の不利な点は、装置が既にパッケージに組込まれてしまっていることである。従って欠陥に基く故障は、パッケージのコストも損失となるため、さらにコストが高くなる。

発明の要約本発明の一つの目的は、改良された絶縁層加速試験を適用することが可能なメモリを提供するにある。

本発明の他の目的は、探針（グローブ）試験段階で試験可能な絶縁層を提供することが可能なメモリを提供することにある。

本発明のさらに他の目的は、メモリ中の絶縁層の改良された加速試験を提供することである。

本発明のこれ等の目的および他の目的は、サブストレートから第１の絶縁層で分離した容量性貯蔵素子の第１の電極を形成する第１の導電性層と：第２の絶縁層によって第１の導電性層から分離された第２の導電性層と・：第１の導電性層に結合、された第１の端子と電力供給端子に結合された第２の端子と含有するポリシリコン抵抗体と：第１および第２の絶縁層を試験する試験電圧を印加するため第１の導電性層に接続された試験用パッドと：ｔ−有する、容量性貯Ｍ、（記憶）素子を備えた半導体メモリによって達せられる。

図面の簡単な説明第１図は、本発明の好ましい実施例による試験接続をもつ通常のメモリ・セールの概要の形會示す。　・第２図は、上記の好ましい実施例を理解するに有用な、第１図のメモリ・セ□ルに関連する部分の断面図である。

好ましい実施例の説明第１図に線、ポリシリコン抵抗体１２に結合されたメモリ・プレイの通常のメモリ・セルｌＯが示される。セール線ワード・ライン１６に接続されている転送ゲー）　１４と、ピットラづン加に接続された出力ノード１８と、貯蔵（蓄積）キャパシタｎとを有する。なおこの貯蔵キャパシタ２２は、その端子２４からそこに貯蔵された電荷を、転送ゲー）　１４の正信号のを作に応答して出力ノード１８に結合する。キャパシタ２２ｉ１を抵抗体１２の第１の端子に接続された端子２６を有する。抵抗体１２の第２の端子は、１２ｖといったような電力供給電圧を受けるための、ボンディング・パッド２８に接続されている。試験パッド（資）が抵抗体１２の第１の端子およびキャパシタｎの端子２６に接続されている。

メモリ・セル１０を標準とするメモリ・セルのプレイにおいて、ピット・ライン題は１行中の他のセルの出力ノードに接続され、ワード・ライン１６は、−列のセルの転送ゲートに接続°される。アレイは、関連するワード・ラインおよびピット・ラインとともにそれぞれ複数個の列および行をもつ。

貯蔵用キャパシタの第２の端子はすべて抵抗体１２の第１の端子に接続される。

第２図に示されたものは、セルｌＯの断面図であシ、Ｎ形材料の出力ノード１８、転送ゲート１４、キャパシタ２２の端子２６、実際には端子２６の亘接に下方のサブストレートの部分であるキャパシタ２２の端子２４、フィールド酸化物あおよびチャネル停止領域あ等を示す。端子２６はサブストレート支止の第１のポリシリコンの導電性層で形成、され、サブストレートから酸化物の第１の絶縁層あて分離される。転送ゲート１４は、ポリシリコンの第２の導電性層で形成され、その延長した部分が第１の導電性層の上に達し、また、それとは酸化物の第２の絶縁層４０で分離されている。

先行技術においては、抵抗体１２は、サブストレート□にＮ形を拡散することにより形成された。これは、十分人精度の抵抗値を与えるとともに占有面積を比較的小さくすることに有効であった。しかし、この好ましい実施例においては、抵抗体１２は公知のやり万で形成することができるポリシリコン抵抗体である。フィールド酸化物調のような絶縁層によってサブストレートから絶縁されている他の抵抗体も、同様に使用することができるであろう。拡散抵抗体の代シにポリシリコン抵抗体１２を使用することによシ、絶縁層あおよび４０の加速試験のために、先行技術のバーン・イン技術の代りに試験電圧技術を可能とする。試験パッド３０に試験電圧を印加することによシ、この試験電圧は、貯蔵のセルの貯蔵キャパシタの第２の端子でもある第１の導電性層に印加される。この試験電圧を試験バッド凹に印加している間に、電力供給電圧をポンチング・バンド２８に印加することができる。これによシ、上記の試験電圧を試験バッド加に印加している間に、パッド２８に電力供給電圧により給電される回路を動作させることができる。この電力供給電圧と試験電圧との電圧の差によシ、抵抗体１２ヲ通る電流を生じる。抵抗体１２の通常の抵抗値は４キロオームである。従って、例えば（資）ボルトの電圧差では、電流は僅か１２．５ｍａであシ、この電流を通電する抵抗体１２は公知の手段で容易に作ることができる。

試験電圧を試験パッド３０に印加することは、第１および第２の絶縁層間および４０の完全性を試験するために計画されたものである。正規の動作では、端子２６は僅か１２ボルトに保持されるのみである。第１および第２の絶縁層にマージナル欠陥があっても、メモリ・セル１０は、故゛障の前に、数千時間さえも正常に動作する。

正規の動作電圧よシも実質的に大きいレベルの試験電圧を印加することにより、マージナル欠陥は、数千時間に比較してずつと早く、秒のオーダーあるいは１秒以内で装置故障を生じさせる。この試験電圧を印ヵロ後、故障は、この装置の、公知の機能試験によシ検出される。試験電圧の大きさを増大させるに従って、マージナル欠陥による装置故障の加速は増す。印加される試験電圧の大きさの増大に対しては限界が存在する。欠陥がないとしても、超えることを許さない第１および第２の絶縁層間および４０の破壊電圧が存在する。第１あるいは第２の絶縁層あおるいは４ｏの何れかの破壊電圧を越えると、欠陥がなくとも故障が作られる、すなわち、良好な部品が破壊される。絶縁層あおよび４ｏの破壊電圧は、絶縁材料およびその深さの関数であることはよく知られている。

セルｌＯに対しては、サブストレー）３２および第１図および第２図に転送ゲート１４として示す第２のポリシリコン層を地気に保持しているとき、試験電圧は一４０ボルトであるように選定される。全試験電圧が第１の絶縁層あに印加することを保証するために、負電圧が使用される。もし、正の試験電圧が使用されると、第１のポリシリコン層（端子２６）の下部の空間電荷領域（第１図および第２図の端子２４）とサブストレート３２との間にある程度の電圧差が生ずるであろう。従って、正の試験電圧で鉱、第１の絶縁層あに、同一電圧差をかけるには、その大きさにおいて稍大きい電圧が要求される。もし、抵抗体１２が、先行技術におけるような、サブストレート中の拡散Ｎ形紙抗体ならば、負の試験電圧は、拡散抵抗体とサブストレート羽との間に形成されるＰＮ接合に順方向バイアスをかけることとなるため、使用することは不可能である。拡散形抵抗体に対しては正の試験電圧を使用することはできるけれども、試験電圧の大きさは、拡散抵抗体とサブストレートとの間に形成されるＰＮ接合の逆方向バイアスの破壊電圧により、きびしく制限される。この逆方向バイヤスの破壊電圧は、加ボルトの低さであって、この制限によりマージナル欠陥の検出の加速の面をきびしく制限する。バーン・イン技術の代シに、第１および第２の絶縁層間および４０を試験するのにバッド加に印加される試験電圧を使用することの一つの利点は、試験をウェファ−の形のうちの探針試験によシ行うことができることである。不良部品をパッケージに組込むことを防止するために、探針試験段階で、できるだけ多数の欠陥を検出することが望ましい。従って、第１のポリシリコン層と抵抗体νとの間の接続を、バット３０によって、探針試験に利用することにより、第１および第２の絶縁層あおよび４０の欠陥の試験をパッケージ組込み前に行なう。

本発明は、１つの好ましい具体例について説明されたが、ここに開示された発明は多くの変形が可能であシ、特に上記に特記されかつ説明されたものの他の具体例をも想定していることは当業者には明らかであろう。例えば、電力供給用パッド四は、ここに示した発明を未だ使用するが、相異った設計の容量的貯蔵素子に対しては、１２ボルトに代って、地気のような他の電位に接続することもできる。従って、添付した請求の範囲によって、本発明の真実の精神および見解に属する全べての変形を包含しようとするものである。

画　際　調　審　賃　先

Claims

【特許請求の範囲】

１．　サブストレード上に容量性貯蔵素子を有しマージナル欠陥の試験を受けることが可能な半導体メモリにして、電・力供給ボンディング・バット１−容量性１貯蔵素子の一方の電極に結合するポリシリコン抵抗体ニー万の電極とサブストレートとの間の絶縁層：および一方の電極に接続され絶縁層の完全性の試験の実行を可能とする試験バッド：とを具える半導体メモリ。２　上記の完全性の試験は、メ−Ｅ　ＩＪの他のノードに異常な電圧を受けさせることなく、上記絶縁層に試験電圧を与えるものである請求の範囲第１項の半導体メモリ。＆　容量的貯蔵素子を有、するメモリ・アレイの酸化物の欠陥に対する試験方法であって、容量性貯蔵素子の一方の電極と電力供給用のボンデ、インク・バットとの間にポリシリコン抵抗体を設ける工程：および上記電力供給用ボンディング・バラ）゛に第１の電圧を印加する工程：と容量性貯蔵素子の上記−万の電極に、この電極に直接接続されている試験バッドを通じて第２の電圧を印加する工程：を具えるメモリ・プレイの試験方法。４　サブストレート上・に形成、された容量性貯蔵素・子７を有する半導体メモリに、シ、て、−１、ｌ　。第１の絶縁層によってサブストレートから分離された容量性貯蔵素子の第１の電極を形成する第１の導電性層：　、　・　゛第２の絶縁層によって第１の導電性層外ら分離され・た第２の導電性層：　１１．　′ 上、記の第１の導電性層に結合された第１の端子と電力供給端子に結合された第２の端子とを有七、サブストレートから絶縁された表面抵抗体：と試験電圧印加用の前記第１導電性層に接続され、第、１、第２絶縁層を試験する試験バッド：ｖｃ−具える半導体メモリ。５、試験電圧は負電圧である請求の範囲第４項の半導体メモリら　６、　サブストレートは第１の導電形であってその中に第２の導電形の領域を有し、上記領域とサブストレートとの間で逆方向バイアス破壊電圧をもつＰＮ接合を形成し、さらに試験電圧は上記逆方向バイヤス破壊電圧の大きさよシも大きいものである請求の範囲第４項あるいは第５項の半導体メモリ。７、上記の表面抵抗体はポリシリコン抵抗体である請求の範囲第４項あるいは第５項の半導体メモリ。