CN115241180A - 存储器及检测方法 - Google Patents

Abstract

本申请实施例公开了一种存储器及检测方法，属于存储技术领域。该存储器包括存储阵列芯片和CMOS芯片。其中，存储阵列芯片包括第一电介质层和第一电极板，第一电极板位于第一电介质层中，CMOS芯片包括第二电介质层和第二电极板，第二电极板位于第二电介质层中。第一电介质层和第二电介质层相键合，第一电极板与所述第二电极板在键合界面处组成电容器。通过第一电极板与第二电极板在键合界面处组成的电容器，能够实现对键合界面的潜在缺陷的检测。

Description

存储器及检测方法

技术领域

本申请实施例涉及存储技术领域，特别涉及一种存储器及检测方法。

背景技术

目前，在三维存储器的制备过程中，通常是将部署有存储阵列的芯片(即存储阵列芯片)和部署有外围电路的芯片(即CMOS(complementary metal oxide semiconductor，互补金属氧化物半导体)芯片)键合，从而得到堆叠有存储阵列和外围电路的三维存储器。不同芯片键合之后，键合界面如果存在质量问题将会影响三维存储器的性能，因此，在将不同芯片键合后，需要对键合界面进行质量检测。

相关技术中，在存储阵列芯片中配置一部分受检电路，在CMOS芯片中配置另一部分受检电路，在这两个芯片键合后，这两部分受检电路也连通在一起，从而形成了穿插于键合界面的导电通路。然后在该导电通路两端施加不同电压，如果该导电通路中有电流通过，则表明键合界面没有质量问题，如果该导电通路中没有电流通过，则表明键合界面存在质量问题。

上述检测方式仅仅能检测出键合界面已经存在的质量问题，对于由于外界极限环境条件而诱发的潜在质量问题则无法检测出。

发明内容

本申请实施例提供了一种存储器及检测方法，可以检测到键合界面的潜在缺陷。所述技术方案如下：

一方面，提供了一种存储器，所述存储器包括存储阵列芯片10和互补金属氧化物半导体CMOS芯片20；

所述存储阵列芯片10包括第一电介质层101和第一电极板102，所述第一电极板102位于所述第一电介质层101中；

所述CMOS芯片20包括第二电介质层201和第二电极板202，所述第二电极板202位于所述第二电介质层201中；

所述第一电介质层101和所述第二电介质层201相键合，所述第一电极板102与所述第二电极板202在键合界面处组成电容器。

可选地，所述第一电极板102包括第一子电极板1021和第二子电极板1022，所述第二电极板202包括第三子电极板2021和第四子电极板2022；

所述第一子电极板1021和所述第四子电极板2022相键合组成所述电容器的一个电极，所述第二子电极板1022和所述第三子电极板2021相键合组成所述电容器的另一个电极。

可选地，所述第一子电极板1021、所述第二子电极板1022、所述第三子电极板2021以及所述第四子电极板2022的数量均为N，所述N大于1；

N个所述第一子电极板1021和N个所述第四子电极板2022一一对应键合，N个所述第二子电极板1022和N个所述第三子电极板2021一一对应键合，以在所述键合界面处组成N个所述电容器。

可选地，所述存储阵列芯片10还包括第一导电带103，所述第一导电带103位于所述第一电介质层101中，所述第一导电带103与所述第一子电极板1021远离所述键合界面的一端连接，所述第一导电带103不与所述第二子电极板1022远离所述键合界面的一端连接；

所述CMOS芯片20还包括第二导电带203，所述第二导电带203位于所述第二电介质层201中，所述第二导电带203与所述第三子电极板2021远离所述键合界面的一端连接，所述第二导电带203不与所述第四子电极板2022远离所述键合界面的一端连接。

可选地，所述存储阵列芯片10还包括第一连接线104，所述第一连接线104与所述第一导电带103连接；

所述CMOS芯片20还包括第二连接线204、第一检测管脚205和第二检测管脚206，所述第二连接线204与所述第一检测管脚205连接，所述第二连接线204与所述第一连接线104相键合，所述第二检测管脚206与所述第二导电带203连接。

可选地，所述第一电极板102和所述第二电极板202位于在所述键合界面的两侧的相对位置，以分别作为所述电容器的两个电极。

可选地，所述存储阵列芯片10还包括第三连接线105，所述第三连接线105与所述第一电极板102连接；

所述CMOS芯片20还包括第四连接线207、第三检测管脚208和第四检测管脚209，所述第四连接线207与所述第三检测管脚208连接，所述第四连接线207与所述第三连接线105相键合，所述第四检测管脚209与所述第二电极板202连接。

可选地，所述第一电介质层101包括第一功能区部分1011和第一外围区部分1012，所述第一外围区部分1012围绕所述第一功能区部分1011，所述第一电极板102位于所述第一外围区部分1012中；

所述第二电介质层201包括第二功能区部分2011和第二外围区部分2012，所述第二外围区部分2012围绕所述第二功能区部分2011，所述第二电极板202位于所述第二外围区部分2012中。

另一方面，提供了一种存储器的检测方法，该存储器为上述一方面提供的存储器；所述方法包括：

向所述第一电极板102和所述第二电极板202分别加载电压；

检测所述第一电极板102和所述第二电极板202之间的电流通过情况；

当检测到所述第一电极板102和所述第二电极板202之间有电流通过时，确定所述键合界面存在潜在缺陷。

可选地，所述方法还包括：

当检测到所述第一电极板102和所述第二电极板202之间没有电流通过时，确定所述键合界面不存在潜在缺陷。

可选地，所述向所述第一电极板102和所述第二电极板202分别加载电压，包括：

向所述第一电极板102和所述第二电极板202分别加载第一电压和第二电压，第一电压与第二电压之间的差值为第一电压差；

在加载所述第一电压和第二电压之后，向所述第一电极板102和所述第二电极板202分别加载第三电压和第四电压，第三电压与第四电压之间的差值为第二电压差，所述第二电压差小于所述第一电压差。

在本申请实施例中，通过第一电极板102与第二电极板202在键合界面处组成电容器。由于第一电极板102位于第一电介质层101中，第二电极板202位于第二电介质层201中，而键合界面是由第一电介质层101和第二电介质层201相键合得到，因此该电容器的两电极之间至少存在部分键合界面。

基于此，如果键合界面的性能非常优异，那么即使向电容器的两个电极施加较大电压，键合界面的结构在大电场作用下基本不会发生变化，因此该较大电压基本不会引起电容器发生击穿。这种场景下，再次向电容器的两电极施加电压后，由于电容器的两电极之间当前处于开路状态，因此不会在电容器的两个电极之间检测到电流。但是如果键合界面的性能不是非常好，即使当前键合界面处没有缺陷，但是在向电容器的两电极施加较大电压之后，由于键合界面处的性能不是非常好因此键合界面的结构在大电场作用下可能发生变化，进而引起电容器发生击穿。这种场景下，如果电容器发生了击穿，则再次向电容器的两电极施加电压后，由于电容器的两电极之间当前处于通路状态，因此在电容器的两个电极之间将会检测到电流。基于此，通过第一电极板102与第二电极板202在键合界面处组成的电容器，能够实现对键合界面的潜在缺陷的检测。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的一种晶圆和芯片之间的位置关系示意图；

图2是本申请实施例提供的一种键合过程示意图；

图3是本申请实施例提供的一种芯片的外围区和功能区的示意图；

图4是本申请实施例提供的一种键合后的存储阵列芯片和COMS芯片的截面示意图；

图5是本申请实施例提供的一种受检电路的示意图；

图6是本申请实施例提供的一种第一电极板和第二电极板的示意图；

图7是本申请实施例提供的另一种第一电极板和第二电极板的示意图；

图8是本申请实施例提供的一种第一导电带和第二导电带的示意图；

图9是本申请实施例提供的一种第一检测管脚和第二检测管脚的示意图；

图10是本申请实施例提供的一种第一电极板的位置示意图；

图11是本申请实施例提供的一种第二电极板的位置示意图；

图12是本申请实施例提供的另一种第一电极板和第二电极板的示意图；

图13是本申请实施例提供的一种第三检测管脚和第四检测管脚的示意图；

图14是本申请实施例提供的另一种第一电极板的位置示意图；

图15是本申请实施例提供的另一种第二电极板的位置示意图；

图16是本申请实施例提供的一种存储器的检测方法流程图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。

在对本申请实施例进行详细解释说明之前，先对本申请实施例的应用场景进行解释说明。

目前，在三维存储器的制造工艺中，通常是先分别制备出包括多个存储阵列单元(die)的存储阵列晶圆(array wafer)、以及包括多个COMS单元的CMOS晶圆，然后将存储阵列晶圆和CMOS晶圆键合为一个整体，进而通过切片得到性能优良的三维存储器。

需要说明的是，存储阵列晶圆包括多个存储阵列芯片，CMOS晶圆包括多个COMS芯片，在键合时，存储阵列晶圆中的每个存储阵列芯片和CMOS晶圆中的一个COMS芯片键合在一起。

图1是本申请实施例提供的一种晶圆和芯片之间的位置关系示意图。如图1所示，一片存储阵列晶圆中排布有多个存储阵列芯片10，一片CMOS晶圆中排布有多个COMS芯片20。在键合时，每个存储阵列芯片10和一个COMS芯片20键合在一起。比如，在图1中，斜方格标记的一个存储阵列芯片10和斜方格标记的一个COMS芯片20键合在一起。

图2是本申请实施例提供的一种键合过程示意图。如图2所示，存储阵列芯片10包括第一衬底(substrate)和存储阵列层，存储阵列层中部署有存储阵列(array)。COMS芯片20包括第二衬底和外围电路层，外围电路层中部署有外围电路。

键合具体是指：将存储阵列层中远离第一衬底的一面、和外围电路层中远离第二衬底的一面键合在一起。为了便于说明，如图2所示，将键合界面标记为S-S。

另外，需要说明的是，存储阵列芯片10和COMS芯片20均包括功能区和外围区。其中，功能区用于部署芯片的核心组件，比如存储阵列芯片的功能区中部署有存储阵列，COMS芯片的功能区中部署有存储器的外围电路。外围区类似芯片的长城，从芯片四周环绕包围功能区。外围区一方面可以防止划片(芯片切割)时伤害到功能区的内部电路，另一方面还能防止外界灰尘进入芯片的功能区的内部电路。因此，外围区也称为保护区。

图3是本申请实施例提供的一种芯片的外围区和功能区的示意图，图3所示的芯片可以为存储阵列芯片10，也可以为CMOS芯片20。如图3所示，外围区围绕在功能区的四周。需要说明的是，图3中为了便于观察外围区和功能区之间的位置关系，芯片的衬底并没有在图3中示出。

下面对键合后的存储阵列芯片和COMS芯片的结构进行详细解释说明。

图4是本申请实施例提供的一种键合后的存储阵列芯片和COMS芯片的横截面示意图。其中，图4可以理解为键合后的存储阵列芯片和COMS芯片的功能区沿图3所示的截面C-C`截断后得到的截面示意图，外围区在图4中并未示出。

其中，键合后的存储阵列芯片和COMS芯片可称为半导体器件，该半导体器件可以包括2D、2.5D或3D架构的任何其它适当的半导体器件，例如逻辑器件、易失性存储器件(比如DRAM(dynamic random access memory，动态随机存取存储器)和SRAM(static random-access memory，静态随机存取存储器))以及非易失性存储器件(比如闪存)。

如图4所示，半导体器件包括存储阵列芯片10和COMS芯片20。

图4中示例了x和y轴的方向，以进一步说明半导体器件的各部件之间的空间关系。如图4所示，COMS芯片20包括衬底210，衬底210包括在x方向(即，横向方向)上横向延伸的两个横向表面(例如，顶表面和底表面，顶表面和低表面是依据这两个面在y轴方向的相对位置关系确定的)。如图4所示，衬底210的底表面在y方向(即竖直方向)上位于半导体器件的最低平面中，半导体器件中一个部件(或层)位于另一部件(或层)“上”、“上方”还是“下方”，是依据这两个部件在y方向上的相对位置关系确定的。本申请实施例后续涉及的空间关系的描述均可参考该解释。

基于上述位置关系说明可知，如图4所示，存储阵列芯片10设置在COMS芯片20上方。可以理解的是，尽管在图4中存储阵列芯片10设置在COMS芯片20上方，但在一些实施例中，它们的相对位置可以颠倒。例如，在另一半导体器件中存储阵列芯片10可以设置在COMS芯片20下方。

如图4所示，存储阵列芯片10和COMS芯片以面对面方式在键合界面S-S处键合。键合界面S-S是存储阵列芯片10与COMS芯片20键合的位置。在一些实施例中，键合界面S-S可以是具有一定厚度的层，该层包括存储阵列芯片10的底表面和COMS芯片20的顶表面。

在一些实施例中，键合界面S-S可以通过混合键合(也被称为“金属/电介质混合键合”)的方式设置在存储阵列芯片10与COMS芯片20之间，混合键合是一种直接键合技术(例如，在不使用中间层(比如焊料或粘合剂)的情况下在表面之间形成键合)，混合键合技术可以同时实现金属-金属键合和电介质-电介质键合。

此外，图4示例了COMS芯片20的衬底210。COMS芯片20的衬底210均可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、SOI(silicon-on-insulator，绝缘体上硅)或任何其它适当的材料。

下面分别对存储阵列芯片10和COMS芯片20的内部构造进行详细解释说明。由于图4中的存储阵列芯片10位于COMS芯片20的上方，为了便于理解，先对COMS芯片20的详细结构进行解释说明。

如图4所示，COMS芯片20包括衬底210上的外围器件层220。外围器件层220可以包括形成在衬底210上的外围器件(例如，多个晶体管221)。其中，每个晶体管211的整体或部分形成在衬底210中(例如，在衬底210的顶表面下方)和/或直接在衬底210上。隔离区域(比如STI(shallow trench isolation，浅沟槽隔离)，图4未示出)和掺杂区域(比如晶体管221的源极区和漏极区，图4未示出)可以形成在衬底210中。

在一些实施例中，外围器件层220的外围器件可以包括用于促进半导体器件的操作的任何适当的数字、模拟和/或混合信号外围电路。例如，外围器件层220的外围器件可以包括页面缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器、电荷泵、电流或电压基准或者电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施例中，使用CMOS(complementary metal oxide semiconductor，互补金属氧化物半导体)技术在衬底210上形成外围器件层220的外围器件，因此可称为CMOS芯片。

COMS芯片20还可以包括在外围器件层220上方的外围互连层230(还可称为“互连层”)，外围互连层230用于传输来往于外围器件层220的电信号。外围互连层230可以包括多个互连231(在本申请实施例中也被称为“触点”)，互连231示例地包括横向互连线和竖直互连接入(通孔)触点。

需要说明的是，术语“互连”可以广泛地包括任何适当类型的互连。例如MEOL(middle end of line，中段制程)互连和BEOL(back end of line，后段制程)互连。如下面所详细描述的，外围互连层230中的互连231可以包括电连接到外围器件的功能互连。并且可选地，还可以包括没有电连接到外围器件层220中的任何外围器件的虚设互连。外围互连层230还可以包括一个或多个ILD(inter level dielectric，层间电介质)层(也被称为“IMD(inter-metal dielectric，金属间电介质)层”)，其中一个或多个ILD层中形成有互连线和通孔触点。即，外围互连层230包括多个ILD层中，以及在多个ILD层中的互连231。

外围互连层230中的互连231可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。外围互连层230中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。

此外，如图4所示，COMS芯片20还可以包括在键合界面S-S处以及在外围互连层230和外围器件层220上方的键合层240。键合层240可以包括多个键合触点241和电隔离键合触点241的电介质242。

键合触点241可以包括功能键合触点，每个功能键合触点是COMS芯片20与存储阵列芯片10之间的电连接的一部分。键合触点241还可以包括虚设键合触点，每个虚设键合触点都不是COMS芯片20与存储阵列芯片10之间的任何电连接的一部分。其中，虚设键合触点可以用于增加键合界面S-S处的键合触点241的局部密度，以增加键合强度。

键合触点241可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层240的剩余区域可以由电介质242形成，电介质242包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层240中的键合触点241和电介质242用于混合键合。

如图4所示，存储阵列芯片10包括存储器阵列器件层110，存储器阵列器件层110包括阵列排序的存储串111、以及交替堆叠的导体层和电介质层，堆叠的导体/电介质层对在本文中也被称为“存储堆叠层”112。每个存储串111在外围器件层220上方竖直延伸，且每个存储串111竖直延伸穿过存储器阵列器件层110。

图4中的存储串111示例地可以为NAND存储串。

每个存储串111可以包括半导体沟道和电介质层(也被称为“存储膜”)。在一些实施例中，半导体沟道包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜是复合层，包括隧穿层、存储层(也被称为“电荷捕获/存储层”)和阻隔层(未示出)。每个存储串111可以具为圆柱形状(例如柱形)。此时，沿径向从柱的中心朝外表面依次布置半导体沟道、隧穿层、存储层和阻隔层。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻隔层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。

在一些实施例中，存储串111还包括多个控制栅极(每个控制栅极是字线的一部分)。存储堆叠层112中的每个导体层可以用作每个存储串111的存储单元的控制栅极。

在一些实施例中，存储阵列器件芯片10还包含垂直穿过存储堆叠层112延伸的栅GLS113。GLS1133能够用于通过栅极替代工艺来形成存储堆叠层112中的导体/电介质层对，并且能够填充有用于电连接阵列共源极(ACS)的导电材料。

在一些实施例中，存储阵列芯片10还包括设置在存储串111上方并与其接触的半导体层120。存储器阵列器件层110设置在半导体层120下方。在一些实施例中，半导体层120包括由隔离区电隔离的多个半导体插塞。在一些实施例中，每个半导体插塞设置在相应的存储串111的上端，并且用作相应的存储串111的漏极，因此可以被认为是相应的存储串111的一部分。半导体插塞可以包括单晶硅。半导体插塞可以是未掺杂的、或者由p型或n型掺杂剂部分掺杂的(在厚度方向和/或宽度方向上)，或者完全掺杂的。

在一些实施例中，存储阵列芯片10包括形成在一个或多个ILD层中并与存储器阵列器件层110中的诸如字线(例如，导体层112)和存储串111的部件接触的局部互连(图4未示出)。局部互连可以包括字线通孔触点、源极线通孔触点和位线通孔触点。每个局部互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。字线通孔触点可以竖直延伸穿过一个或多个ILD层。每个字线通孔触点可以与相应的导体层120接触，以单独寻址键合的半导体器件的相应字线。每个源极线通孔触点可以与相应的存储串111的源极接触。位线通孔触点可以竖直延伸穿过一个或多个ILD层。每个位线通孔触点可以电连接到存储串111的相应半导体插塞(例如，漏极)，以单独寻址相应的存储串111。

在一些实施例中，另一互连层(在本文中被称为“BEOL互连层”，图4未示出)可以设置在存储器阵列器件层110上方，该互连层可以包括互连，互连例如为部署在一个或多个ILD层中的互连线和通孔触点。BEOL互连层还可以包括在键合的半导体器件的顶部处的接触焊盘和再分布层(未示出)，用于引线键合和/或与内插物键合。BEOL互连层和阵列互连层可以形成在存储器阵列器件层110的相对侧上。在一些实施例中，BEOL互连层中的互连线、通孔触点和接触焊盘可以在半导体器件与外部电路之间传输电信号。

与COMS芯片20类似，存储阵列芯片10还可以包括用于传输来往于存储串111的电信号的互连层。如图4所示，存储阵列芯片10可以包括存储器阵列器件层120下方的互连层130(在本文中被称为“阵列互连层”)。阵列互连层130可以包括多个互连131，互连131可以为部署在一个或多个ILD层中的互连线和通孔触点。如下面所详细描述的，阵列互连层130中的互连131可以包括电连接到存储串111的功能互连，并且可选地，还包括没有电连接到存储器阵列器件层110中的任何存储串111的虚设互连。

如图4所示，存储阵列芯片10还可以包括在键合界面S-S处以及在阵列互连层130和存储器阵列器件层110下方的键合层140。键合层140可以包括多个键合触点141和电隔离键合触点141的电介质142。

键合触点141可以包括功能键合触点，每个功能键合触点都是COMS芯片20与存储阵列芯片10之间的电连接的一部分。键合触点141还可以包括虚设键合触点，每个虚设键合触点都不是COMS芯片20与存储阵列芯片10之间的任何电连接的一部分，虚设键合触点可以用于增加键合界面S-S处的键合触点141的局部密度以增加键合强度。

键合触点141可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层140的剩余区域可以用电介质142形成，电介质142包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层140中的键合触点141和电介质142可以用于混合键合。

如图4所示，键合界面S-S可以形成在键合层140与240之间。根据一些实施例，键合触点241在键合界面S-S处与键合触点141接触，电介质242与电介质142接触。

具体地，一对功能键合触点和在键合界面S-S处彼此接触，并且一对功能键合触点和分别与键合界面S-S的相对侧上的一对互连231和131接触。

此外，一对虚设键合触点和也在键合界面S-S处彼此接触。作为用于改善针对混合键合的键合界面S-S处的金属密度和均匀性的虚设键合触点，成对的虚设键合触点和在键合界面S-S的至少一侧上与功能互连分隔开(例如，在外围互连层230和/或阵列互连层130中)以避免在存储阵列芯片10与COMS芯片20之间形成电连接。

此外，外围互连层230和阵列互连层130包括没有电连接到存储串111和晶体管221的一对虚设互连，并且一对虚设键合触点和可以分别与键合界面S-S的相对侧上的这对虚设互连接触，而不在存储阵列芯片10与COMS芯片20之间形成电连接。此外，电介质242和142也在键合界面S-S处彼此接触。

需要说明的是，图4所示的实施例是本申请实例涉及的键合后的存储阵列芯片和COMS芯片的一种可选的结构，本申请实施例并不限定键合后的存储阵列芯片和COMS芯片的内部结构。

如图4所示，存储阵列芯片10和COMS芯片20在键合界面S-S处键合。如果键合界面S-S处存在缺陷，则容易导致图4中的键合触点141和键合触点241之间的电连接出现问题，从而使得存储阵列芯片10和COMS芯片20之间的电连接出现故障，进而影响COMS芯片20对存储阵列芯片10执行读写擦除等操作。

基于此，在存储阵列芯片10和COMS芯片20在键合界面S-S处键合后，需要对键合界面S-S处的缺陷进行检测。

目前，可以通过图5所示的受检电路30对键合界面S-S的缺陷进行检测。其中，受检电路30设置在键合后的存储阵列芯片10和CMOS芯片20的外围区中。图5可以理解为键合后的存储阵列芯片10和CMOS芯片20沿图3所示的截面D-D`切割后得到的键合界面S-S附近处的截面示意图。

如图4和图5所示，受检电路30包括位于存储阵列芯片10的键合层140中的多个的导电支路，还包括位于COMS芯片20的键合层240中的多个导电支路。

其中，存储阵列芯片10的多个的导电支路中每个导电支路的两端暴露在键合界面S-S中键合层140的底表面处，COMS芯片20的多个的导电支路中每个导电支路的两端也暴露在键合界面S-S中键合层240的顶表面处。在存储阵列芯片10和COMS芯片20在键合界面S-S处键合后，存储阵列芯片10中的多个的导电支路和COMS芯片20中的多个的导电支路按照如图5所示方式也键合在一起，从而形成穿插于键合界面S-S的一个导电通路，该导电通路即为受检电路30。

如图5所示，受检电路30的两端分别连接到管脚A和管脚B。在需要对键合界面S-S处的缺陷进行检测时，分别向管脚A和管脚B加载不同的电压，然后检测该受检电路30中是否有电流通过。

如图5所示，如果键合界面S-S在图5所示画“×”的地方存在缺陷，则在向管脚A和管脚B加载不同的电压之后，由于受检电路30当前处于开路状态，因此在受检电路30中检测不到电流。相应地，如果键合界面S-S不存在缺陷，则在向管脚A和管脚B加载不同的电压之后，由于受检电路30当前处于通路状态，因此在受检电路30中能够检测到电流。

基于以上原理，在图5所示的受检电路30中，在向管脚A和管脚B加载不同的电压之后，如果在受检电路30中检测不到电流，则可以确定键合界面S-S处存在缺陷。如果在受检电路30中能够检测到电流，则可以确定键合界面S-S处不存在缺陷。

但是通过图5所示的受检电路30仅仅能检测到键合界面处已经存在的缺陷。对于由于极限环境条件下导致的缺陷(也即潜在缺陷)，通过图5所示的受检电路则无法检测出该潜在缺陷。基于此，本申请实施例提供的一种存储器及检测方法，能够实现对键合界面的潜在缺陷的检测。

其中，潜在缺陷是指：在键合界面当前没有缺陷的情况下，当键合后的芯片处于极限环境条件(比如芯片受到较高电场或较高温度或晶圆切割过程的较大压力)时，键合界面处由于极限条件而产生的微裂纹等缺陷。

下面对本申请实施例提供的存储器的结构进行详细解释说明。

本申请实施例提供的存储器包括存储阵列芯片10和CMOS芯片20。其中，存储阵列芯片10包括第一电介质层101和第一电极板102，第一电极板102位于第一电介质层101中。CMOS芯片20包括第二电介质层201和第二电极板202，第二电极板202位于第二电介质层201中。第一电介质层101和第二电介质层201相键合，第一电极板102与第二电极板202在键合界面处组成电容器。

参考图4，第一电介质层101可以理解为沿键合界面S-S向上分布的一个层。在一些实施例中，第一电介质层101可以为图4中的键合层140。可选地，在另一些实施例中，第一电介质层101可以为包括键合层140以及位于键合层140之上的其他层的一个层。

参考图4，第二电介质层201可以理解为沿键合界面S-S向下分布的一个层。在一些实施例中，第二电介质层201可以为图4中的键合层240。可选地，在另一些实施例中，第二电介质层201可以为包括键合层240以及位于键合层240之下的其他层的一个层。

需要说明的是，在本申请实施例中，为了便于理解第一电极板102在存储阵列芯片10中的位置、以及第二电极板202在CMOS芯片中所处的位置，在存储阵列芯片10中划分了一个第一电介质层101，在CMOS芯片20中划分了一个第二电介质层201。而第一电介质层101和第二电介质层201并不是芯片内部真实存在的层，本领域技术人员在应用本申请实施例时，可以基于具体场景部署第一电极板102和第二电极板202，只需保证第一电极板102和第二电极板202在键合界面S-S处组成电容器即可。

其中，第一电极板102与第二电极板202在键合界面S-S处组成电容器，可以理解为：第一电极板102与第二电极板202组成的电容器的两电极之间的空间中有部分键合界面S-S。

在第一电极板102与第二电极板202在键合界面S-S处组成电容器后，如果键合界面的性能非常优异，那么即使向电容器的两个电极施加较大电压，键合界面的结构在大电场作用下基本不会发生变化，因此该较大电压基本不会引起电容器发生击穿。这种场景下，再次向电容器的两电极施加电压后，由于电容器的两电极之间当前处于开路状态，因此不会在电容器的两个电极之间检测到电流。但是如果键合界面的性能不是非常好，即使当前键合界面处没有缺陷，但是在向电容器的两电极施加较大电压之后，由于键合界面处的性能不是非常好因此键合界面的结构在大电场作用下可能发生变化，进而引起电容器发生击穿。这种场景下，如果电容器发生了击穿，则再次向电容器的两电极施加电压后，由于电容器的两电极之间当前处于通路状态，因此在电容器的两个电极之间将会检测到电流。基于此，通过第一电极板102与第二电极板202在键合界面处组成的电容器，能够实现对键合界面的潜在缺陷的检测。

在一些实施例中，第一电极板102与第二电极板202在键合界面S-S处组成的电容器可以有多种实现方式，下面以其中两种进行示例说明。需要说明的是，下面图6-9以及图12-13可以理解为沿图3所示的截面D-D`得到的键合界面S-S附近处的部分截面图，截面D-D`中的其他器件并未在相应附图中示出。

第一种实现方式：电容器的两电极与键合界面交叉

具体地，在一些实施例中，如图6所示，第一电极板102包括第一子电极板1021和第二子电极板1022，第二电极板202包括第三子电极板2021和第四子电极板2022。其中，第一子电极板1021和第四子电极板2022相键合组成电容器的一个电极，第二子电极板1022和第三子电极板2021相键合组成电容器的另一个电极。

也即，第一电极板102和第二电极板202在键合界面S-S处相键合，且第一子电极板1021和第四子电极板2022键合后形成电容器的一个电极，第二子电极板1022和第三子电极板2021键合后形成该电容器的另一个电极。换句话说，该电容器的每个电极均分别是由部分第一电极板102和部分第二电极板202键合得到。

其中，键合后形成的电容器的两个电极用于分别加载不同的电压，以实现对键合界面S-S的潜在缺陷的检测。

另外，图6所示的第一电极板102和第二电极板202还可以称为叉指状电极结构。

需要说明的是，图6中各个子电极板分别和键合界面S-S垂直。可选地，各个子电极板也可以不和键合界面S-S垂直，只需保证第一子电极板1021和第四子电极板2022在键合界面S-S处相键合，第二子电极板1022和第三子电极板2021在键合界面S-S处相键合。

可选地，为了实现对键合界面S-S的多处位置进行检测，可以在键合界面的多个位置处部署多个前述的电容器。基于此，如图7所示，在另一些实施例中，第一子电极板1021、第二子电极板1022、第三子电极板2021以及第四子电极板2022的数量均为N，N大于1(图7中以N为4为例进行说明)。其中，N个第一子电极板1021和N个第四子电极板2022一一对应键合，N个第二子电极板1022和N个第三子电极板2021一一对应键合，以在键合界面处组成N个电容器。

也即，第一电极板102包括多个第一子电极板1021和多个第二子电极板1022，第二电极板202包括多个第三子电极板2021和多个第四子电极板2022。其中，多个第一子电极板1021和多个第四子电极板2022一一对应键合，多个第二子电极板1022和多个第三子电极板2021一一对应键合，以实现第一电极板102和第二电极板202在键合界面S-S处组成多个电容器。

在组成多个电容器的场景中，可以分别控制各个电容器，以实现对键合界面S-S的潜在缺陷的检测。其中，分别控制各个电容器可以理解为：向两个不同的电容器加载的电压不同，或者，向两个不同的电容器加载电压的时间不同，以实现对键合界面S-S某个具体位置的潜在缺陷的精准检测。

可选地，也可以统一向各个电容器的两个极加载电压，进而快速实现对键合界面S-S的潜在缺陷的检测。

因此，在另一些实施例中，如图8所示，存储阵列芯片10还包括第一导电带103，CMOS芯片还包括第二导电带203。第一导电带103与第一子电极板1021远离键合界面的一端连接，第一导电带103不与第二子电极板1022远离键合界面的一端连接。第二导电带203与第三子电极板2021远离键合界面的一端连接，第二导电带203不与第四子电极板2022远离键合界面的一端连接。

基于上述连接关系，如图8所示，第一导电带103统一与各个电容器的其中一个电极连接，第二导电带203统一与各个电容器的另一个电极连接。当向第一导电带103和第二导电带203分别加载不同的电压时，便可实现统一向各个电容器的两个电极加载不同的电压。

可选地，为了便于向第一导电带103和第二导电带203加载电压，还可以在芯片上配置检测管脚。目前键合的后存储阵列芯片10和CMOS芯片20基本都是通过CMOS芯片上的管脚进行控制的，基于此，如图9所示，在另一些实施例中，存储阵列芯片10还包括第一连接线104，第一连接线104与第一导电带103连接。CMOS芯片20还包括第二连接线204、第一检测管脚205和第二检测管脚206，第二连接线204与第一检测管脚205连接，第二连接线204与第一连接线104相键合，第二检测管脚206与第二导电带203连接。

也即，通过CMOS芯片上设置的第一检测管脚205和第二检测管脚206实现向第一导电带103和第二导电带203加载电压。

其中，第一检测管脚205和第二检测管脚206用于加载不同的电压。当向第一检测管脚205和第二检测管脚206分别加载不同的电压时，不同的电压通过第一导电带103和第二导电带203分别加载到各个电容器的两电极。

另外，第一连接线104和第二连接线204可以为任意能够互连两个器件的引线，本申请实施例对此不做限定。

可选地，在另一些实施例中，也可以不在芯片上配置检测管脚。这种场景下，可以通过其他方式向第一导电带103和第二导电带203加载电压。示例地，可以在芯片表面进行点刻蚀，以使第一导电带103和第二导电带203部分暴露在芯片表面，然后通过暴露部分向第一导电带103和第二导电带203加载电压。又示例地，在制备第一导电带103和第二导电带203时，可以考虑让第一导电带103和第二导电带203的其中一端暴露在芯片表面，然后通过暴露部分向第一导电带103和第二导电带203加载电压。

需要说明的是，上述第一导电带103和第二导电带203、以及第一检测管脚205和第二检测管脚206是以多个电容器的场景为例进行说明的。可选地，在第一电极板102和第二电极板202在键合界面S-S处组成一个电容器的场景中，同样可以配置第一导电带103和第二导电带203、以及第一检测管脚205和第二检测管脚206，在此不再详细说明。

综上，图8-9中的第一电极板102、第二电极板202、第一导电带103和第二导电带203组成了本申请实施例提供的一种受检电路。通过该受检电路能够检测键合界面S-S处的潜在缺陷。

此外，为了避免受检电路对芯片的核心功能造成影响，在一些实施例中，受检电路可以部署在图3所示的芯片的外围区中。具体地，如图10所示，第一电介质层101包括第一功能区部分1011和第一外围区部分1012，第一外围区部分1012围绕第一功能区部分1011。如图11所示，第二电介质层201包括第二功能区部分2011和第二外围区部分2012，第二外围区部分2012围绕第二功能区部分2011。

其中，参考图3，第一功能区部分1011可以理解为第一电介质层101位于存储阵列芯片10的功能区的部分。第一外围区部分1012可以理解为第一电介质层101位于存储阵列芯片10的外围区的部分。第二功能区部分2011可以理解为第二电介质层201位于CMOS芯片20的功能区的部分。第二外围区部分2012可以理解为第二电介质层201位于CMOS芯片20的外围区的部分。

这种场景下，如图10和图11所示，第一电极板102位于第一外围区部分1012中，第二电极板202位于第二外围区部分2012中。由于键合后存储阵列芯片10的外围区和COMS芯片20的外围区键合在一起，因此可以理解的是，整个受检电路位于外围区中。

另外，受检电路可以部署在部分外围区中，比如将图3所示的外围区划分为围绕功能区的上下左右四个区域，则可以仅在上个左右四个区域中的其中一个或两个或三个区域中部署受检电路。

可选地，也可以在上个左右四个区域中均部署受检电路，以提高检测的全面性。具体地，将多个第一电极板102围绕存储阵列芯片10的功能区设置，将多个第二电极板202围绕COMS芯片20的功能区设置。如此，在存储阵列芯片10和COMS芯片20相键合后，多个第一电极板102和多个第二电极板202也相应键合为完整的受检电路，且该受检电路围绕两个芯片的功能区设置。

此外，在存储阵列芯片10还包括第一导电带103，CMOS芯片20还包括第二导电带203的场景中，第一导电带103也可以位于第一外围区部分1012中，第二导电带203也可以位于第二外围区部分2012中。

示例地，如图10所示，在第一电介质层101中，第一电极板102和第一导电带103均位于第一外围区部分1012中，且第一导电带103围绕第一功能区部分1011设置一圈，各个第一电极板102垂直于第一导电带103配置。如图11所示，在第二电介质层201中，第二电极板202和第二导电带203均位于第二外围区部分2012中，且第二导电带203围绕第二功能区部分2011设置一圈，第二电极板202垂直于第二导电带203配置。

也即，在存储阵列芯片10和CMOS芯片20的外围区中分别增加环形分布的图6所示的叉指状电极结构，进而实现对键合界面S-S的潜在缺陷的检测。

另外，如图10和图11所示，在外围区的上个左右四个区域中均部署受检电路的场景中，不同区域部署的电极板的数量和位置均可以相同或不同，本申请实施对此不做限定。

需要说明的是，图10和图11可以理解为：沿键合界面S-S分别向上和向下看，且将第一电介质层和第二电介质层中电介质视为透明的情况下所得到的截面图。

第二种实现方式：电容器的两极不和键合界面交叉

具体地，在一些实施例中，如图12所示，第一电极板102和第二电极板202位于在键合界面的两侧的相对位置，以分别作为所述电容器的两个电极。

第一电极板102和第二电极板202位于在键合界面S-S的两侧的相对位置，可以理解为：第一电极板102和第二电极板202分别位于键合界面S-S的两侧，且两者在键合界面S-S上的投影区域相同。

在第二种实现方式中，第一电极板102和第二电极板202无需在键合界面S-S处相键合，第一电极板102和第二电极板202直接组成一个电容器，第一电极板102和第二电极板202分别为该电容器的两个电极。这种场景下，键合界面S-S直接位于第一电极板102和第二电极板1022之间，如此向第一电极板102和第二电极板202加载不同电压，便可实现对键合界面S-S的潜在缺陷的检测。

此外，为了便于向第一电极板102和第二电极板202加载不同的电压，如图13所示，在一些实施例中，存储阵列芯片10还包括第三连接线105，第三连接线105与第一电极板102连接；CMOS芯片20还包括第四连接线207、第三检测管脚208和第四检测管脚209，第四连接线207与第三检测管脚208连接，第四连接线207与第三连接线105相键合，第四检测管脚209与第二电极板202连接。

也即，通过CMOS芯片上设置的第三检测管脚208和第四检测管脚209实现向第一电极板102和第二电极板202加载电压。

其中，第三检测管脚208和第四检测管脚209用于加载不同的电压。当向第三检测管脚208和第四检测管脚209分别加载不同的电压时，不同的电压分别加载到第一电极板102和第二电极板202组成的电容器的两端。

另外，第三连接线105和第四连接线207可以为任意能够互连两个器件的引线，本申请实施例对此不做限定。

可选地，在另一些实施例中，也可以参考第一种实现方式不在芯片上配置检测管脚，具体实现方式在此不再详细说明。

此外，在第二种实现方式中，同样为了避免受检电路对芯片的核心功能造成影响，在一些实施例中，受检电路可以部署在图3所示的芯片的外围区中。相关内容可以参考第一种实现方式，在此不再赘述。

示例地，如图14所示，在第一电介质层101中，第一电极板102位于第一外围区部分1012中，且第一电极板102围绕第一功能区部分1011设置一圈。如图15所示，在第二电介质层201中，第二电极板202位于第二外围区部分2012中，且第二电极板202围绕第二功能区部分2011设置一圈。

需要说明的是，图14和图15可以理解为：沿键合界面S-S分别向上和向下看，且将第一电介质层和第二电介质层中电介质视为透明的情况下所得到的截面图。

上述第一种实现方式和第二种实现方式用于示例说明。可选地，本申请实施例提供的电容器的结构还可以存在其他形式，只需保证第一电极板102和第二电极板202组成的电容器的两极之间的空间内存在部分键合界面S-S即可。

示例地，可以将第一种实现方式和第二种实现方式结合使用。比如在将图3所示的外围区B划分为上下左右四个区域的情况下，可以在其中一个区域部署第一种实现方式中的受检电路，在另一个区域部署第二种实现方式中的受检电路，在此不再详细说明。

此外，第一电介质层101与第二电介质层201相键合的具体过程可以参考图2所示的键合流程，在此不再赘述。需要说明的是，本申请实施例并不限定键合过程所采用的工艺，任意能够实现键合的工艺均可以应用在本申请实施例中。

此外，在本申请实施例中，存储器还可以包括电流检测模块。该电流检测模块用于通过受检电路检测键合界面S-S处的潜在缺陷。

具体地，该电流检测模块用于：向第一电极板102和第二电极板202分别加载不同的电压；检测第一电极板102和第二电极板202之间的电流通过情况；当检测到第一电极板102和第二电极板202之间有电流通过时，确定键合界面存在潜在缺陷。相应地，电流检测模块还用于：当检测到第一电极板102和第二电极板202之间没有电流通过时，确定键合界面不存在潜在缺陷。

当检测到第一电极板102和第二电极板202之间有电流通过时，表明电容器在加载的电压的作用下发生了击穿，因此可以认为键合界面处存在潜在缺陷。相应地，当检测到第一电极板102和第二电极板202之间没有电流通过，表明电容器在加载的电压的作用下没有发生击穿，因此可以认为键合界面处不存在潜在缺陷。

其中，检测到第一电极板102和第二电极板202之间没有电流通过可以理解为：第一电极板102和第二电极板202之间没有电流，或者检测到的电流的大小低于电流阈值。检测到第一电极板102和第二电极板202之间有电流通过可以理解为：第一电极板102和第二电极板202之间检测到的电流的大小超过电流阈值。

该电流阈值可以预先由技术人员配置，本申请实施例对此不做限定。

此外，电流检测模块向第一电极板102和第二电极板202分别加载电压的具体实现过程可以为：向第一电极板102和第二电极板202分别加载第一电压和第二电压，且第一电压与第二电压之间的差值为第一电压差；在加载第一电压和第二电压之后，向第一电极板102和第二电极板202分别加载第三电压和第四电压，且第三电压与第四电压之间的差值为第二电压差，第二电压差小于第一电压差。

也即，先向电容器的两电极加载一个较高的电压，以使存在潜在缺陷的情况下电容器发生击穿，然后再通过一个较小的电压测试电容器是否发生了击穿。因此，第一电压能够在键合界面处存在潜在缺陷的情况下触发电容器发生击穿。具体地，第一电压可以由技术人员基于相关经验设置，本申请实施例对此不做限定。示例地，第一电压可以在10V左右。

此外，由于第三电压和第四电压用于测试电容器是否在极限条件下发生了击穿，因此，第二电压差，通常小于第一电压差。示例地，第二电压差可以在5V左右。

比如，对于图9所示的结构，可以将第一检测管脚205接10V的高压，将第二检测管脚206接地，以实现在键合界面处存在潜在缺陷的情况下触发电容器发生击穿。该过程可以称为施压(stress)过程。然后继续将第一检测管脚205接5V的高压，将第二检测管脚206接地，以检测两个电极板之间的电流。

另外，第一电压和第二电压的加载时长与第三电压和第四电压的加载时长没有严格限制，在应用本申请实施例时，可以将第一电压和第二电压的加载时长设置的短一点，比如10ms左右，以避免大电压的长时间加载对芯片造成其他负面影响。第三电压和第四电压的加载时长可以设置的大一点，以便准确确定电容器的两电极之间是否有电流。

可选地，在向第一电极板102和第二电极板202分别加载第一电压和第二电压之后，可以在加载第一电压和第二电压一段时间后，直接测试在第一电压和第二电压的作用下第一电极板102和第二电极板202之间是否有电流通过，进而确定键合界面S-S处是否存在潜在缺陷。

此外，电流检测模块可以配置在存储阵列芯片10或CMOS芯片20中。在这种场景下，电流检测模块直接与受检电路连接，因此无需在存储阵列芯片10或CMOS芯片20中部署用于加载电压的检测管脚。

可选地，电流检测模块也可以部署在存储阵列芯片10或CMOS芯片20之外的其他地方。这种场景下，电流检测模块可以通过设置在芯片表面的检测管脚与受检电路连接。

综上所述，基于本申请实施例提供的存储器，由于在第一电极板102与第二电极板202在键合界面S-S处组成电容器，因此如果键合界面S-S的性能非常优异，那么即使在向电容器的两端施加较大电压差之后，也不会引起电容器发生击穿，这种场景下，再次向电容器的两端施加电压差后，由于受检电路当前处于开路状态因此不会在受检电路中检测到电流。但是如果键合界面S-S的性能不是非常好，即使当前键合界面S-S处没有缺陷，但是在向电容器的两端施加较大电压差之后，可能引起电容器发生击穿，这种场景下，再次向电容器的两端施加电压差后，由于受检电路当前处于通路状态因此在受检电路中将会检测到电流。由此可知，通过第一电极板102与第二电极板202在键合界面S-S处组成的电容器，能够实现对键合界面S-S的潜在缺陷的检测。

此外，本申请实施例还提供了一种存储器的检测方法。图16是本申请实施例提供的一种存储器的检测方法流程图，如图16所示，该方法包括如下几个步骤。

步骤1601：向第一电极板和第二电极板分别加载电压。

步骤1602：检测第一电极板和第二电极板之间的电流通过情况。

步骤1603：当检测到第一电极板和第二电极板之间有电流通过时，确定键合界面存在潜在缺陷。

相应地，当检测到第一电极板和第二电极板之间没有电流通过时，确定键合界面不存在潜在缺陷。

可选地，向第一电极板和第二电极板分别加载电压的实现过程可以为：向第一电极板和第二电极板分别加载第一电压和第二电压，且第一电压与第二电压之间的差值为第一电压差；在加载第一电压和第二电压之后，向第一电极板和第二电极板分别加载第三电压和第四电压，且第三电压与第四电压之间的差值为第二电压差，第二电压差小于第一电压差。

其中，步骤1601至步骤1603的实现方式可以参考前述内容，在此不再赘述。

在本申请实施例中，通过第一电极板与第二电极板在键合界面处组成电容器。如果键合界面的性能非常优异，那么即使向电容器的两个电极施加较大电压，键合界面的结构在大电场作用下基本不会发生变化，因此该较大电压基本不会引起电容器发生击穿。这种场景下，再次向电容器的两电极施加电压后，由于电容器的两电极之间当前处于开路状态，因此不会在电容器的两个电极之间检测到电流。但是如果键合界面的性能不是非常好，即使当前键合界面处没有缺陷，但是在向电容器的两电极施加较大电压之后，由于键合界面处的性能不是非常好因此键合界面的结构在大电场作用下可能发生变化，进而引起电容器发生击穿。这种场景下，如果电容器发生了击穿，则再次向电容器的两电极施加电压后，由于电容器的两电极之间当前处于通路状态，因此在电容器的两个电极之间将会检测到电流。基于此，通过第一电极板与第二电极板在键合界面处组成的电容器，能够实现对键合界面的潜在缺陷的检测。

因此，在芯片制备过程中，可以使用该检测方法来筛除键合界面存在潜在缺陷的芯片，从而提高制备的三维存储器产品的质量和可靠性，缩短研发到量产的周期。另外，还可以降低使用三维存储器的终端产品的失效概率，从而节约后续终端产品的成本。

在本申请实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。可以理解地，“第一”、“第二”等在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本申请实施例能够以除了在这里图示或描述的以外的顺序实施。

应理解，说明书通篇中提到的“一些实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一些实施例中”或“在另一些实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

以上所述，仅为本申请的实施例，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种存储器，其特征在于，所述存储器包括存储阵列芯片(10)和互补金属氧化物半导体CMOS芯片(20)；

所述存储阵列芯片(10)包括第一电介质层(101)和第一电极板(102)，所述第一电极板(102)位于所述第一电介质层(101)中；

所述CMOS芯片(20)包括第二电介质层(201)和第二电极板(202)，所述第二电极板(202)位于所述第二电介质层(201)中；

所述第一电介质层(101)和所述第二电介质层(201)相键合，所述第一电极板(102)与所述第二电极板(202)在键合界面处组成电容器。

2.如权利要求1所述的存储器，其特征在于，所述第一电极板(102)包括第一子电极板(1021)和第二子电极板(1022)，所述第二电极板(202)包括第三子电极板(2021)和第四子电极板(2022)；

所述第一子电极板(1021)和所述第四子电极板(2022)相键合组成所述电容器的一个电极，所述第二子电极板(1022)和所述第三子电极板(2021)相键合组成所述电容器的另一个电极。

3.如权利要求2所述的存储器，其特征在于，所述第一子电极板(1021)、所述第二子电极板(1022)、所述第三子电极板(2021)以及所述第四子电极板(2022)的数量均为N，所述N大于1；

N个所述第一子电极板(1021)和N个所述第四子电极板(2022)一一对应键合，N个所述第二子电极板(1022)和N个所述第三子电极板(2021)一一对应键合，以在所述键合界面处组成N个所述电容器。

4.如权利要求2或3所述的存储器，其特征在于，所述存储阵列芯片(10)还包括第一导电带(103)，所述第一导电带(103)位于所述第一电介质层(101)中，所述第一导电带(103)与所述第一子电极板(1021)远离所述键合界面的一端连接，所述第一导电带(103)不与所述第二子电极板(1022)远离所述键合界面的一端连接；

所述CMOS芯片(20)还包括第二导电带(203)，所述第二导电带(203)位于所述第二电介质层(201)中，所述第二导电带(203)与所述第三子电极板(2021)远离所述键合界面的一端连接，所述第二导电带(203)不与所述第四子电极板(2022)远离所述键合界面的一端连接。

5.如权利要求4所述的存储器，其特征在于，所述存储阵列芯片(10)还包括第一连接线(104)，所述第一连接线(104)与所述第一导电带(103)连接；

所述CMOS芯片(20)还包括第二连接线(204)、第一检测管脚(205)和第二检测管脚(206)，所述第二连接线(204)与所述第一检测管脚(205)连接，所述第二连接线(204)与所述第一连接线(104)相键合，所述第二检测管脚(206)与所述第二导电带(203)连接。

6.如权利要求1所述的存储器，其特征在于，所述第一电极板(102)和所述第二电极板(202)位于在所述键合界面的两侧的相对位置，以分别作为所述电容器的两个电极。

7.如权利要求6所述的存储器，其特征在于，所述存储阵列芯片(10)还包括第三连接线(105)，所述第三连接线(105)与所述第一电极板(102)连接；

所述CMOS芯片(20)还包括第四连接线(207)、第三检测管脚(208)和第四检测管脚(209)，所述第四连接线(207)与所述第三检测管脚(208)连接，所述第四连接线(207)与所述第三连接线(105)相键合，所述第四检测管脚(209)与所述第二电极板(202)连接。

8.如权利要求1所述的存储器，其特征在于，所述第一电介质层(101)包括第一功能区部分(1011)和第一外围区部分(1012)，所述第一外围区部分(1012)围绕所述第一功能区部分(1011)，所述第一电极板(102)位于所述第一外围区部分(1012)中；

所述第二电介质层(201)包括第二功能区部分(2011)和第二外围区部分(2012)，所述第二外围区部分(2012)围绕所述第二功能区部分(2011)，所述第二电极板(202)位于所述第二外围区部分(2012)中。

9.一种存储器的检测方法，其特征在于，所述存储器为权利要求1-8任一所述的存储器；所述方法包括：

向所述第一电极板(102)和所述第二电极板(202)分别加载电压；

检测所述第一电极板(102)和所述第二电极板(202)之间的电流通过情况；

当检测到所述第一电极板(102)和所述第二电极板(202)之间有电流通过时，确定所述键合界面存在潜在缺陷。

10.如权利要求9所述的方法，其特征在于，所述方法还包括：

当检测到所述第一电极板(102)和所述第二电极板(202)之间没有电流通过时，确定所述键合界面不存在潜在缺陷。

11.如权利要求9或10所述的方法，其特征在于，所述向所述第一电极板(102)和所述第二电极板(202)分别加载电压，包括：

向所述第一电极板(102)和所述第二电极板(202)分别加载第一电压和第二电压，所述第一电压与所述第二电压之间的差值为第一电压差；

在加载所述第一电压和所述第二电压之后，向所述第一电极板(102)和所述第二电极板(202)分别加载第三电压和第四电压，所述第三电压与所述第四电压之间的差值为第二电压差，且所述第二电压差小于所述第一电压差。

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