CN106997857A - 一种半导体器件及其检测结构、电子装置 - Google Patents
一种半导体器件及其检测结构、电子装置 Download PDFInfo
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Abstract
本发明涉及一种半导体器件及其检测结构、电子装置。所述检测结构用于检测具有浮栅和控制栅的半导体器件，所述检测结构包括：第一接触孔和第二接触孔，位于所述半导体器件中去除所述控制栅之后露出的所述浮栅上；其中，所述第一接触孔与所述第二接触孔分别电连接相邻的所述浮栅，用于分别对相邻的所述浮栅施加不同的电压，以测试相邻的所述浮栅之间的漏电流。所述检测结构包括接触孔和金属层形成链，位于所述浮栅的上方，直接与所述浮栅电连接，用于检测浮栅的漏电或者短路等缺陷，其中所述检测结构包括独立设置的用于在位线和字线方向上对所述浮栅进行检测。
Description
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其检测结构、电子装置。
背景技术
半导体存储器装置愈来愈普遍地用于各种电子装置中。举例而言，非易失性半导体存储器可用在蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计算装置及其它装置中。随着电子产业尤其是消费电子的迅猛发展,半导体存储装置的发展越来越成为电子科技发展的标杆之一。从最初的以DRAM(即动态随机存储器)占主导到现在以Flash Memory(即非易失闪存记忆体)为最大阵营；半导体存储器的发展速度不断挑战着摩尔定律，转眼间NAND Flash来到了3X纳米时代，更甚至是跨入了2X纳米时代。
随着NAND闪存尺寸的不但缩小，浮栅之间的漏电对器件的良率以及循环来说是致命的，但是由于浮栅被控制栅覆盖，并且没能和接触孔相连接，因此常规的测试结构并不能用于浮栅之间漏电的检测。
目前的测试结构所能检测的是位线、字线的泄露，但是浮栅结构之间并不能进行检测，由于所述限制，如果浮栅之间发生短路，检测工程师也很难找到发生短路的位置，这不仅会影响器件的良率甚至会影响最终器件的循环测试，而且需要更多的时间去确定发生短路的位置，降低了检测效率。
因此需要对目前的所述检测结构进行改进，以便消除上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了克服目前存在问题，提供了一种半导体器件的检测结构，所述检测结构用于检测具有浮栅和控制栅的半导体器件，所述检测结构包括：
第一接触孔和第二接触孔，位于所述半导体器件中去除所述控制栅之后露出的所述浮栅上；
其中，所述第一接触孔与所述第二接触孔分别电连接相邻的所述浮栅，用于分别对相邻的所述浮栅施加不同的电压，以测试相邻的所述浮栅之间的漏电流。
可选地，所述检测结构还包括：
第一金属层，位于若干所述第一接触孔的上方，以电连接相邻的所述第一接触孔；
第二金属层，位于若干所述第二接触孔的上方，以电连接相邻的所述第二接触孔。
可选地，所述第一接触孔和所述第二接触孔沿位线方向排列，以检测所述位线方向上相邻的所述浮栅之间的漏电流。
可选地，所述第一接触孔和所述第二接触孔沿字线方向排列，以检测所述字线方向上相邻的所述浮栅之间的漏电流。
可选地，所述浮栅呈条形形状，所述第一接触孔位于所述浮栅的一端，所述第二接触孔位于相邻浮栅的另一端。
可选地，所述控制栅和所述浮栅之间还形成有隔离层。
可选地，所述半导体器件还进一步包括：
阱区，位于所述有源区中所述栅极结构的下方；
LDD区域，位于所述栅极结构两侧的所述有源区中；
和/或源漏区，位于所述栅极结构两侧的所述有源区中。
本发明还提供了一种半导体器件，所述半导体器件包括上述的检测结构。
本发明还提供了一种电子装置，包括上述的半导体器件。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的检测结构，在所述检测结构中为了实现对所述浮栅的检测，将所述半导体器件进行切割，以形成切割区域，露出所述器件中的所述浮栅，所述检测结构包括接触孔和金属层形成链，位于所述浮栅的上方，直接与所述浮栅电连接，用于检测浮栅的漏电或者短路等缺陷，其中所述检测结构包括独立设置的用于在位线和字线方向上对所述浮栅进行检测。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1a-1b为本发明一具体实施方式中所述检测结构的俯视图；
图2a为本发明一具体实施方式中所述检测结构中去除控制栅之后沿字线方向的剖视图；
图2b为本发明一具体实施方式中所述检测结构中去除控制栅之后沿位线方向的剖视图。
具体实施方式
在文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的检测结构，所述检测结构用于检测具有浮栅和控制栅的半导体器件，所述检测结构包括：
第一接触孔和第二接触孔，位于所述半导体器件中去除所述控制栅之后露出的所述浮栅上；
其中，所述第一接触孔与所述第二接触孔分别电连接相邻的所述浮栅，用于分别对相邻的所述浮栅施加不同的电压，以测试相邻的所述浮栅之间的漏电流。
其中，所述第一接触孔和第二接触孔的数目并不局限于某一数值范围，所述检测结构包括若干第一接触孔和若干第二接触孔，所述第一接触孔和第二接触孔交替设置，分别电连接相邻的浮栅，以检测若干相邻的浮栅之间的漏电流。
可选地，为了更好地与检测结构相连接，所述检测结构还进一步包括：
第一金属层，位于若干所述第一接触孔的上方，以电连接相邻的所述第一接触孔；
第二金属层，位于若干所述第二接触孔的上方，以电连接相邻的所述第二接触孔。
可选地，所述第一接触孔和所述第二接触孔沿位线方向排列，以检测所述位线方向上相邻的所述浮栅之间的漏电流，或者所述第一接触孔和所述第二接触孔沿字线方向排列，以检测所述字线方向上相邻的所述浮栅之间的漏电流。
进一步，为了更好的露出所述浮栅结构，可以在所述测试结构中形成切割区域，所述切割区域与浮栅的延伸方形相垂直，以便在所述浮栅的两端各形成一个切割区域，露出所述浮栅的两端，在后续的步骤中形成电连接。
可选地，所述浮栅沿位线方向延伸，以形成条形形状或者所述浮栅沿字线方向延伸，以形成条形形状，并且所述第一接触孔位于所述浮栅的一端，所述第二接触孔位于相邻浮栅的另一端。
可选地，所述半导体器件还进一步包括有源区，在所述有源区和所述控制栅重合的位置形成有所述浮栅，其中沿所述位线方向，所述有源区呈条形形状，所述控制栅呈块状；沿所述字线方向，所述有源区呈块状，所述控制栅呈条形形状。
在本发明中为了更好的检测所述浮栅之间的漏电流，将检测区域中所述浮栅上方的控制栅去除，以露出所述浮栅，进而直接与所述浮栅形成电连接，进而直接检测相邻浮栅之间的漏电流，并且根据可以在位线和字线方向上均检测所述浮栅的漏电流。
下面结合附图对本发明的具体实施方式作进一步的说明。
实施例一
为了解决现有技术中存在的问题，本发明提供了一种半导体器件的检测结构，下面结合附图对所述检测结构做进一步的说明，其中，图1a-1b为本发明一具体实施方式中所述检测结构的俯视图；图2a为本发明一具体实施方式中所述检测结构中去除控制栅之后沿字线方向的剖视图；图2b为本发明一具体实施方式中所述检测结构中去除控制栅之后沿位线方向的剖视图。
本发明提供了一种半导体器件的检测结构，其中，所述半导体器件包括若干相互间隔设置的有源区101，在所述有源区上形成有栅极结构，所述栅极结构包括依次形成的浮栅107和控制栅108，所述测试结构包括独立设置的至少两个第一测试单元；
其中，至少两个所述第一测试单元分别位于两个第一切割区域103中，在所述第一切割区域103中完全去除所述控制栅，以露出所述浮栅，所述第一切割区域横跨所述有源区并且所述第一切割区域的延伸方向与所述有源区101延伸方向垂直；
其中，所述第一测试单元包括：
接触孔阵列，位于第一切割区域中露出的所述浮栅上方与所述浮栅电连接，以在相邻的所述浮栅上分别施加高压和低压，以测试相邻的浮栅之间的漏电流；其中，所述接触孔阵列包括第一接触孔104和第二接触孔104ˊ，以分别连接相邻所述浮栅。
金属层105，包括第一金属层和第二金属层，
其中，第一金属层，位于若干所述第一接触孔的上方，以电连接相邻的所述第一接触孔；
第二金属层，位于若干所述第二接触孔的上方，以电连接相邻的所述第二接触孔。
进一步，所述第一切割区域与浮栅的延伸方形相垂直，以便在所述浮栅的两端各形成一个切割区域，露出所述浮栅的两端，在后续的步骤中形成电连接。
可选地，所述浮栅沿位线方向延伸，以形成条形形状并且所述第一接触孔位于所述浮栅的一端，所述第二接触孔位于相邻浮栅的另一端。
所述检测结构还进一步包括独立设置的至少两个第二测试单元；
至少两个所述第二测试单元分别位于两个第二切割区域106中，在所述第二切割区域106中完全去除所述控制栅，以露出所述浮栅，所述第二切割区域横跨所述控制栅并且所述第二切割区域的延伸方向与所述有源区101延伸方向平行；
所述第二测试单元包括：
接触孔阵列，位于露出的所述浮栅上方与所述浮栅电连接，以在相邻的所述浮栅上分别施加高压和低压，以测试相邻的浮栅之间的漏电流；其中，所述接触孔阵列包括第一接触孔104和第二接触孔104ˊ，以分别连接相邻所述浮栅；
金属层105，包括第一金属层和第二金属层，
其中，第一金属层，位于若干所述第一接触孔的上方，以电连接相邻的所述第一接触孔；
第二金属层，位于若干所述第二接触孔的上方，以电连接相邻的所述第二接触孔。
进一步，所述第二切割区域与浮栅的延伸方形相垂直，以便在所述浮栅的两端各形成一个切割区域，露出所述浮栅的两端，在后续的步骤中形成电连接。
可选地，所述浮栅沿字线方向延伸，以形成条形形状并且所述第一接触孔位于所述浮栅的一端，所述第二接触孔位于相邻浮栅的另一端。
其中，所述测试结构可以仅包括独立设置的若干第一测试单元或仅包括独立设置的若干第二测试单元；或者同时包括所述第一测试单元和第二测试单元，下面以同时包括所述第一测试单元和第二测试单元为例进行详尽的说明。
其中，所述半导体器件可以为任何形式的闪存，例如可以为NAND闪存，但并不局限于该示例。
可选地，所述半导体器件除了包含所述浮栅和控制栅之外，还可以进一步包含栅极介电层(图中未示出)，位于所述浮栅和所述衬底之间，所述栅极介电层可以选用本领域常用的介电材料，例如氧化物层。
所述半导体器件的衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
进一步，所述第一测试单元所述有源区101呈条形形状，所述控制栅102呈块状，位于所述有源区上方，所述浮栅位于所述控制栅下方，呈条形形状且在所述控制栅的延伸方向上相互间隔设置，如图1a所示；
进一步，所述第二测试单元中所述有源区101呈块状，所述控制栅102呈条形形状，位于所述有源区上方，所述浮栅位于所述控制栅下方，呈条形形状且在所述控制栅的延伸方向上相互间隔设置，如图1b所示。
进一步，在所述栅极结构的两侧还可以形成有LDD、源漏区以及阱区等部件，其中上述各种部件的位置以及形成方法均与常规器件单元相同，在此不再赘述。
可选地，所述浮栅位于所述控制栅下方，在一个条形的控制栅下方，在控制栅的延伸方向上，所述浮栅可以分为若干相互间隔的部分，如图2a所示。
可选地，所述控制栅和所述浮栅之间还形成有隔离层，如图2b所示。所述隔离层可以选用本领域常用的隔离材料，例如可以选用ONO等，并不局限于该示例。
其中所述有源区的延伸方向即为字线的方向，其中所述字线与栅极结构相连，用于控制栅极。
因此本申请中所述第一测试单元用于测量沿位线方向的浮栅之间的漏电流，对位线方向进行检测；所述第二测试单元与字线方向相同，对所述字线方向进行检测。
其中，所述第一测试单元和所述第二测试单元的数目并不局限于某一数值范围，可以为两个或以上，如图1a-1b所示，所述第一测试单元和所述第二测试单元均为两个。
在本发明中为了实现对所述浮栅结构的检测，对所述半导体器件进行了切割，例如进行P2切割，以形成切割区域，在进行所述切割时将所述有源区中的所述控制栅去除，如图2a-2b所示，在切割去除所述控制栅之后即可露出所述浮栅。
可选地，在该步骤中所述切割区域如2a中的断线所示，均位于所述浮栅下方，其表示完全去除控制栅和去除环绕所述浮栅的部分层间介电层，但是并不去除所述浮栅，如图2a所示，在所述切割区域中露出所述浮栅之后即可对所述浮栅进行检测。
所述接触孔阵列位于所述浮栅的上方。
其中，所述接触孔阵列由若干相互间隔设置的接触孔组成。
可选地，所述检测结构包括两个所述第一测试单元，设置于露出的条形形状的所述浮栅的两端(如图1a中的上下两端)，每个所述第一测试单元中包括两个接触孔阵列；
其中一个所述接触孔阵列位于所述浮栅的一端，另外一个接触孔阵列位于所述浮栅的另一端，其中一个所述接触孔阵列中的接触孔和另外一个所述接触孔阵列中的接触孔交替的与所述浮栅电连接，分别用于连接高压和低压。
具体地，其中一个所述接触孔阵列(第二接触孔)位于所述浮栅的一端(例如上端)，该接触孔阵列中的接触孔与编号为偶数的所述浮栅电连接，用于连接高压；
另外一个接触孔阵列(第一接触孔)位于所述浮栅的另一端(例如下端)，该接触孔阵列中的接触孔与编号为奇数的所述浮栅电连接，用于连接低压，以测试相邻的浮栅之间的漏电流，如图1a所示。
可选地，所述检测结构包括两个所述第二测试单元，设置于露出的条形形状的所述浮栅的两端(如图1b中的左右两端)，每个所述第二测试单元中包括一个接触孔阵列；
其中一个所述接触孔阵列位于所述浮栅的一端，另外一个接触孔阵列位于所述浮栅的另一端，其中一个所述接触孔阵列中的接触孔和另外一个所述接触孔阵列中的接触孔交替的与所述浮栅电连接，分别用于连接高压和低压。
具体地，其中一个所述接触孔阵列位于所述浮栅的一端(例如左端)，该接触孔阵列中的接触孔与编号为偶数的所述浮栅电连接，用于连接高压；
另外一个接触孔阵列位于所述浮栅的另一端(例如右端)，该接触孔阵列中的接触孔与编号为奇数的所述浮栅电连接，用于连接低压，以测试相邻的浮栅之间的漏电流。
在本发明中其中接触孔并非是每条浮栅上面两端都有，而是上端(或左端)连接奇数根浮栅(比如第1,3,5,7,...根浮栅),下端(或右端)连接偶数根浮栅(比如第2,4,6,8,...根浮栅)，通过一端接高压，一端接低压,测试相邻的浮栅之间的漏电流。其中，所述金属层或者金属线位于所述接触孔阵列的上方，用于电连接所述接触孔阵列。
可选地，所述金属层或者金属线与检测设备相连，用于检测浮栅的电学性能。
至此，完成了本发明实施例的检测结构的相关介绍。并且，除了上述结构单元之外，本实施例的所述检测结构还可以包含其他常规的部件，此处不再赘述。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的检测结构，在所述检测结构中为了实现对所述浮栅的检测，将所述半导体器件进行切割，以形成切割区域，露出所述器件中的所述浮栅，所述检测结构包括接触孔阵列和金属层形成链，位于所述浮栅的上方，直接与所述浮栅电连接，用于检测浮栅的漏电或者短路等缺陷，其中所述检测结构包括独立设置的用于在位线和字线方向上对所述浮栅进行检测。
实施例二
本发明还提供了一种半导体器件，所述半导体器件通过实施例一中的所述检测结构。
本发明提供了一种半导体器件的检测结构，其中，所述半导体器件包括若干相互间隔设置的有源区101，在所述有源区上形成有栅极结构，所述栅极结构包括依次形成的浮栅107和控制栅108，所述测试结构包括独立设置的至少两个第一测试单元；
其中，至少两个所述第一测试单元分别位于两个第一切割区域103中，在所述第一切割区域103中完全去除所述控制栅，以露出所述浮栅，所述第一切割区域横跨所述有源区并且所述第一切割区域的延伸方向与所述有源区101延伸方向垂直；
其中，所述第一测试单元包括：
接触孔阵列，位于第一切割区域中露出的所述浮栅上方与所述浮栅电连接，以在相邻的所述浮栅上分别施加高压和低压，以测试相邻的浮栅之间的漏电流；其中，所述接触孔阵列包括第一接触孔104和第二接触孔104ˊ，以分别连接相邻所述浮栅。
金属层105，包括第一金属层和第二金属层，
其中，第一金属层，位于若干所述第一接触孔的上方，以电连接相邻的所述第一接触孔；
第二金属层，位于若干所述第二接触孔的上方，以电连接相邻的所述第二接触孔。
进一步，所述第一切割区域与浮栅的延伸方形相垂直，以便在所述浮栅的两端各形成一个切割区域，露出所述浮栅的两端，在后续的步骤中形成电连接。
可选地，所述浮栅沿位线方向延伸，以形成条形形状并且所述第一接触孔位于所述浮栅的一端，所述第二接触孔位于相邻浮栅的另一端。
所述检测结构还进一步包括独立设置的至少两个第二测试单元；
至少两个所述第二测试单元分别位于两个第二切割区域106中，在所述第二切割区域106中完全去除所述控制栅，以露出所述浮栅，所述第二切割区域横跨所述控制栅并且所述第二切割区域的延伸方向与所述有源区101延伸方向平行；
所述第二测试单元包括：
接触孔阵列，位于露出的所述浮栅上方与所述浮栅电连接，以在相邻的所述浮栅上分别施加高压和低压，以测试相邻的浮栅之间的漏电流；其中，所述接触孔阵列包括第一接触孔104和第二接触孔104ˊ，以分别连接相邻所述浮栅；
金属层105，包括第一金属层和第二金属层，
其中，第一金属层，位于若干所述第一接触孔的上方，以电连接相邻的所述第一接触孔；
第二金属层，位于若干所述第二接触孔的上方，以电连接相邻的所述第二接触孔。
进一步，所述第二切割区域与浮栅的延伸方形相垂直，以便在所述浮栅的两端各形成一个切割区域，露出所述浮栅的两端，在后续的步骤中形成电连接。
可选地，所述浮栅沿字线方向延伸，以形成条形形状并且所述第一接触孔位于所述浮栅的一端，所述第二接触孔位于相邻浮栅的另一端。
其中，所述测试结构可以仅包括独立设置的若干第一测试单元或仅包括独立设置的若干第二测试单元；或者同时包括所述第一测试单元和第二测试单元，下面以同时包括所述第一测试单元和第二测试单元为例进行详尽的说明。
其中，所述半导体器件可以为任何形式的闪存，例如可以为NAND闪存，但并不局限于该示例。
可选地，所述半导体器件除了包含所述浮栅和控制栅之外，还可以进一步包含栅极介电层(图中未示出)，位于所述浮栅和所述衬底之间，所述栅极介电层可以选用本领域常用的介电材料，例如氧化物层。
所述半导体器件的衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
进一步，所述第一测试单元所述有源区101呈条形形状，所述控制栅102呈块状，位于所述有源区上方，所述浮栅位于所述控制栅下方，呈条形形状且在所述控制栅的延伸方向上相互间隔设置，如图1a所示；
进一步，所述第二测试单元中所述有源区101呈块状，所述控制栅102呈条形形状，位于所述有源区上方，所述浮栅位于所述控制栅下方，呈条形形状且在所述控制栅的延伸方向上相互间隔设置，如图1b所示。
进一步，在所述栅极结构的两侧还可以形成有LDD、源漏区以及阱区等部件，其中上述各种部件的位置以及形成方法均与常规器件单元相同，在此不再赘述。
可选地，所述浮栅位于所述控制栅下方，在一个条形的控制栅下方，在控制栅的延伸方向上，所述浮栅可以分为若干相互间隔的部分，如图2a所示。
可选地，所述控制栅和所述浮栅之间还形成有隔离层，如图2b所示。所述隔离层可以选用本领域常用的隔离材料，例如可以选用ONO等，并不局限于该示例。
其中所述有源区的延伸方向即为字线的方向，其中所述字线与栅极结构相连，用于控制栅极。
因此本申请中所述第一测试单元用于测量沿位线方向的浮栅之间的漏电流，对位线方向进行检测；所述第二测试单元与字线方向相同，对所述字线方向进行检测。
其中，所述第一测试单元和所述第二测试单元的数目并不局限于某一数值范围，可以为两个或以上，如图1a-1b所示，所述第一测试单元和所述第二测试单元均为两个。
在本发明中为了实现对所述浮栅结构的检测，对所述半导体器件进行了切割，例如进行P2切割，以形成切割区域，在进行所述切割时将所述有源区中的所述控制栅去除，如图2a-2b所示，在切割去除所述控制栅之后即可露出所述浮栅。
可选地，在该步骤中所述切割区域如2a中的断线所示，均位于所述浮栅下方，其表示完全去除控制栅和去除环绕所述浮栅的部分层间介电层，但是并不去除所述浮栅，如图2a所示，在所述切割区域中露出所述浮栅之后即可对所述浮栅进行检测。
所述接触孔阵列位于所述浮栅的上方。
其中，所述接触孔阵列由若干相互间隔设置的接触孔组成。
可选地，所述检测结构包括两个所述第一测试单元，设置于露出的条形形状的所述浮栅的两端(如图1a中的上下两端)，每个所述第一测试单元中包括两个接触孔阵列；
其中一个所述接触孔阵列位于所述浮栅的一端，另外一个接触孔阵列位于所述浮栅的另一端，其中一个所述接触孔阵列中的接触孔和另外一个所述接触孔阵列中的接触孔交替的与所述浮栅电连接，分别用于连接高压和低压。
具体地，其中一个所述接触孔阵列(第二接触孔)位于所述浮栅的一端(例如上端)，该接触孔阵列中的接触孔与编号为偶数的所述浮栅电连接，用于连接高压；
另外一个接触孔阵列(第一接触孔)位于所述浮栅的另一端(例如下端)，该接触孔阵列中的接触孔与编号为奇数的所述浮栅电连接，用于连接低压，以测试相邻的浮栅之间的漏电流，如图1a所示。
可选地，所述检测结构包括两个所述第二测试单元，设置于露出的条形形状的所述浮栅的两端(如图1b中的左右两端)，每个所述第二测试单元中包括一个接触孔阵列；
其中一个所述接触孔阵列位于所述浮栅的一端，另外一个接触孔阵列位于所述浮栅的另一端，其中一个所述接触孔阵列中的接触孔和另外一个所述接触孔阵列中的接触孔交替的与所述浮栅电连接，分别用于连接高压和低压。
具体地，其中一个所述接触孔阵列位于所述浮栅的一端(例如左端)，该接触孔阵列中的接触孔与编号为偶数的所述浮栅电连接，用于连接高压；
另外一个接触孔阵列位于所述浮栅的另一端(例如右端)，该接触孔阵列中的接触孔与编号为奇数的所述浮栅电连接，用于连接低压，以测试相邻的浮栅之间的漏电流。
在本发明中其中接触孔并非是每条浮栅上面两端都有，而是上端(或左端)连接奇数根浮栅(比如第1,3,5,7,...根浮栅),下端(或右端)连接偶数根浮栅(比如第2,4,6,8,...根浮栅)，通过一端接高压，一端接低压,测试相邻的浮栅之间的漏电流。其中，所述金属层或者金属线位于所述接触孔阵列的上方，用于电连接所述接触孔阵列。
本发明的所述半导体器件可以用于检测浮栅的漏电或者短路等缺陷，其中所述检测结构包括独立设置的用于在位线和字线方向上对所述浮栅进行检测。
实施例三
本发明还提供了一种电子装置，包括实施例二所述的半导体器件。其中，半导体器件为实施例二所述的半导体器件，或包含实施例一所述的检测结构的半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (9)
1.一种半导体器件的检测结构，所述检测结构用于检测具有浮栅和控制栅的半导体器件，其特征在于，所述检测结构包括：
第一接触孔和第二接触孔，位于所述半导体器件中去除所述控制栅之后露出的所述浮栅上；
其中，所述第一接触孔与所述第二接触孔分别电连接相邻的所述浮栅，用于分别对相邻的所述浮栅施加不同的电压，以测试相邻的所述浮栅之间的漏电流。
2.根据权利要求1所述的检测结构，其特征在于，所述检测结构还包括：
第一金属层，位于若干所述第一接触孔的上方，以电连接相邻的所述第一接触孔；
第二金属层，位于若干所述第二接触孔的上方，以电连接相邻的所述第二接触孔。
3.根据权利要求1所述的检测结构，其特征在于，所述第一接触孔和所述第二接触孔沿位线方向排列，以检测所述位线方向上相邻的所述浮栅之间的漏电流。
4.根据权利要求1所述的检测结构，其特征在于，所述第一接触孔和所述第二接触孔沿字线方向排列，以检测所述字线方向上相邻的所述浮栅之间的漏电流。
5.根据权利要求1所述的检测结构，其特征在于，所述浮栅呈条形形状，所述第一接触孔位于所述浮栅的一端，所述第二接触孔位于相邻浮栅的另一端。
6.根据权利要求1所述的检测结构，其特征在于，所述控制栅和所述浮栅之间还形成有隔离层。
7.根据权利要求1所述的检测结构，其特征在于，所述半导体器件还进一步包括：
阱区，位于所述有源区中所述栅极结构的下方；
LDD区域，位于所述栅极结构两侧的所述有源区中；
和/或源漏区，位于所述栅极结构两侧的所述有源区中。
8.一种半导体器件，其特征在于，所述半导体器件包括权利要求1至7之一所述的检测结构。
9.一种电子装置，包括权利要求8所述的半导体器件。
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