CN101488501A

CN101488501A - 半导体装置

Info

Publication number: CN101488501A
Application number: CNA2009100001709A
Authority: CN
Inventors: 藤井理子; 大林茂树; 森野直纯; 平岩笃; 渡会慎一; 吉田岳司; 越久和俊; 杉山雅夫; 近藤由宪; 江川雄一; 金子义之
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2008-01-16
Filing date: 2009-01-14
Publication date: 2009-07-22
Also published as: TW200950059A; JP2009194369A

Abstract

本发明提供一种在具有三重阱构造的半导体装置中可以提高制造成品率及产品可靠性的技术。本发明的半导体装置，在p型基板1内形成的深n型阱200内具备逆变器电路INV1，该逆变器电路INV1是由浅p型阱252内形成的n通道型场效应晶体管254n以及浅n型阱251内形成的p通道型场效应晶体管254p构成，且对于电路动作并无贡献，将浅p型阱252使用第1层配线253(M1)与基板1接线，将p通道型场效应晶体管254p的栅电极及n通道型场效应晶体管254n的栅电极使用最上层的配线255(M8)与浅n型阱251接线。

Description

半导体装置

技术领域

本发明涉及一种半导体装置，特别是涉及一种适用于下述半导体装置的有效技术，该半导体装置形成有三层构造的阱即所谓的三重阱构造，即：在第1导电型的基板内具有与第1导电型不同的第2导电型的深阱，进而在该深阱内具有第1导电型的浅阱。

背景技术

例如在日本专利特开2006-303753号公报(专利文献1)中记载了一种具有所谓的三重阱构造的半导体集成电路装置的逻辑电路及I/O(Input/Output，输入输出)电路，所述三重阱构造是指在p型半导体基板上形成较深的n阱，并在其上形成用来构成p型MISFET(Metal Insulation Semiconductor Field Effect Transistor，金属绝缘半导体场效应晶体管)的n阱以及用来构成n型MISFET的p阱。

而且，在日本专利特开平11-97560号公报(专利文献2)中揭示了一种技术：在半导体基板上具有浮栅电极与控制栅电极的非易失性半导体存储装置中，通过在p型半导体基板上形成n阱，在n阱内形成p阱，在p阱内形成n型的防止静电用的扩散层，并将该防止静电用的扩散层与控制栅电极电性连接，从而防止在蚀刻配线层时因带电导致的绝缘膜的可靠性降低或者绝缘破坏。

而且，在日本专利特开2005-340548号公报(专利文献3)中揭示了一种技术：通过将浮动配线连接到箝位二极管上，使浮动配线中流动的电荷逸向箝位二极管，从而防止浮动配线与邻接于所述浮动配线的接地线之间的短路。

而且，在日本专利特开2001-358143号公报(专利文献4)中揭示了一种技术：具备至少一层配线层和最上层的配线层，所述至少一层配线层包含与多个栅电极分别电性连接的多个中继引脚，所述最上层的配线层包含与多个中继引脚分别电性连接的多个配线图案，使用最上层的配线图案来进行栅电极的配线，以此来防止蚀刻加工配线层时的带电电荷逃逸到栅电极以外的区域而导致栅极绝缘膜劣化。

专利文献1：日本专利特开2006-303753号公报

专利文献2：日本专利特开平11-97560号公报

专利文献3：日本专利特开2005-340548号公报

专利文献4：日本专利特开2001-358143号公报

发明内容

在系统级芯片(System On Chip：SOC)产品中，为了减少待机时的功耗等目的而使用了具有三重阱构造的半导体装置。但是，具有三重阱构造的半导体装置存在以下将要说明的各种技术问题。

一般而言，在不同的三重阱区域中分别形成的场效应晶体管之间以及在三重阱区域中形成的场效应晶体管与基板之间，是为了交换信号而视需要来电性连接。但是，本发明者等人在研究后发现，在特定的电路中，会产生因三重阱构造引起的场效应晶体管的栅极绝缘膜的绝缘破坏。作为防止这样的绝缘破坏的一个有效方法，例如可以考虑经由电平移动电路而将不同的三重阱区域中分别形成的场效应晶体管之间电性连接的方法。但是，电平移动电路原本是为了将电源电压彼此不同的区域之间连结起来而设计的，如果将其设置在电源电压彼此相同的区域间的每条信号线上，则不仅设计会变得烦杂，而且电平移动电路还会占据半导体装置的一部分区域，所以会产生半导体装置变大，从而产品的制造成本变高等的问题。

本发明的目的在于提供一种在具有三重阱构造的半导体装置中可以提高制造成品率及产品可靠性的技术。

本发明的所述及其他目的以及新颖的特征当可根据本说明书的叙述及附图而明确。

对本申请案所揭示的发明中的代表性发明的一个实施形态进行简单说明如下。

本实施形态是一种半导体装置，包括：p型基板；不与基板接线的深n型阱；浅p型阱与浅n型阱，形成在深n型阱内的彼此不同的区域中；以及逆变器电路，由形成在所述浅p型阱中的n通道型场效应晶体管及形成在所述浅n型阱中的p通道型场效应晶体管构成。所述浅p型阱使用第1层配线与基板接线，p通道型场效应晶体管的栅电极及n通道型场效应晶体管的栅电极在栅电极形成的同时或者在配线步骤的较早阶段相互接线，并且使用最上层的配线而直接或者间接地与基板、具有基板电位的部位、深n型阱、浅p型阱、浅n型阱或电路动作上的特定部位接线。

而且，另一实施形态是一种半导体装置，包括：p型基板；不与基板接线的深n型阱；浅p型阱，形成在基板内的深n型阱以外的区域中；浅n型阱，形成在所述深n型阱内；以及逆变器电路，由形成在所述浅p型阱内的n通道型场效应晶体管及形成在所述浅n型阱内的p通道型场效应晶体管构成。p通道型场效应晶体管的栅电极及n通道型场效应晶体管的栅电极在栅电极形成的同时或者在配线步骤的较早阶段相互接线，并且使用最上层的配线而直接或者间接地与基板、具有基板电位的部位、深n型阱、浅p型阱、浅n型阱或者电路动作上的特定部位接线。

而且，另一实施形态是一种半导体装置，包括：p型基板；不与基板接线的深n型阱；浅n型阱，形成在深n型阱内；浅p型阱，形成在深n型阱内的浅n型阱以外的区域中，且不与基板接线；以及逆变器电路，由形成在所述浅p型阱内的n通道型场效应晶体管及形成在所述浅n型阱内的p通道型场效应晶体管构成。p通道型场效应晶体管的栅电极及n通道型场效应晶体管的栅电极在栅电极形成的同时或者在配线步骤的较早阶段相互接线，并且使用最上层的配线而直接或者间接地与基板、具有基板电位的部位、深n型阱、浅p型阱、浅n型阱或者电路动作上的特定部位接线。

而且，另一实施形态是一种半导体装置，包括：p型基板；深n型阱；浅p型阱与浅n型阱，形成在深n型阱内的彼此不同的区域中；以及逆变器电路，由形成在所述浅p型阱内的n通道型场效应晶体管及形成在所述浅n型阱内的p通道型场效应晶体管构成。p通道型场效应晶体管的栅电极及n通道型场效应晶体管的栅电极使用最上层的配线而直接或者间接地与基板、具有基板电位的部位或者具有电源电位的部位接线。

而且，另一实施形态是一种半导体装置，包括：p型基板；深n型阱；以及浅p型阱与浅n型阱，形成在深n型阱内的彼此不同的区域中。所述深n型阱、所述浅p型阱及所述浅n型阱中的至少一个使用最上层的配线而直接或者间接地与基板或者具有基板电位的部位接线。

而且，另一实施形态是一种半导体装置，包括：p型基板；深n型阱；以及浅p型阱与浅n型阱，形成在深n型阱内的彼此不同的区域中。所述浅n型阱内的部位与基板、基板区域中形成的浅p型阱内的部位或者具有基板电位的浅p型阱内的部位之间的接线中的至少一个是使用最上层的配线而直接或者间接地进行。

而且，另一实施形态是一种半导体装置，包括：p型基板；深n型阱；以及浅p型阱与浅n型阱，形成在深n型阱内的彼此不同的区域中。所述浅p型阱与基板、具有基板电位的浅阱、所述深n型阱及所述浅n型阱均不连接。所述浅p型阱内的部位与所述浅n型阱内的部位、基板区域中形成的浅n型阱内的部位或者基板之间的接线中的至少一个是使用最上层的配线而直接或者间接地进行。

而且，另一实施形态是一种半导体装置，包括：p型基板；深n型阱，形成在基板内；浅p型阱与浅n型阱，形成在深阱内的彼此不同的区域中；以及n通道型场效应晶体管，形成在浅p型阱内。场效应晶体管的漏极与浅n型阱接线，浅p型阱与接地电位接线，场效应晶体管的栅电极与浅n型阱直接或者间接地接线，场效应晶体管对应于浅n型阱中蓄积的电荷量而成为导通状态或者断开状态。

而且，另一实施形态是一种半导体装置，包括：p型基板；深n型阱，形成在基板内；浅p型阱与浅n型阱，形成在深阱内的彼此不同的区域中；以及n通道型场效应晶体管，形成在浅p型阱内。场效应晶体管的漏极与浅n型阱接线，浅p型阱与接地电位接线，场效应晶体管的栅电极与浮动状态的配线接线，场效应晶体管根据该浮动状态的配线的中间电位而成为导通状态或者断开状态。

[发明效果]

对通过本申请案所揭示的发明中的代表性发明的一个实施形态而获得的效果进行简单说明如下。

在具有三重阱构造的半导体装置中，通过防止三重阱区域中形成的场效应晶体管的栅极绝缘膜的绝缘破坏，可以提高制造成品率及产品可靠性。

附图说明

图1是本发明者等人用于分析的声音图像处理装置的构成图。

图2是表示构成图1的声音图像处理装置的I/O(输入输出)电路部及逻辑电路部的一例的电路图。

图3是用来说明深阱中蓄积有正电荷时的第1不良产生机构的电路元件的截面示意图。

图4(a)及图4(b)是用来说明逆变器电路中的电荷流动的示意图。

图5是用来说明深阱中蓄积有正电荷时的第2不良产生机构的电路元件的截面示意图。

图6是表示构成图1的声音图像处理装置的I/O(输入输出)电路部及逻辑电路部的其他例的电路图。

图7是用来说明形成在深阱内且具有与基板为相同导电性的浅阱中蓄积有负电荷时的第3不良产生机构的电路元件的截面示意图。

图8是用来说明形成在深阱内且具有与基板为相同导电性的浅阱中蓄积有负电荷时的第4不良产生机构的电路元件的截面示意图。

图9是表示实施形态1的构成声音图像处理装置的I/O(输入输出)电路部及逻辑电路部的一例的电路图。

图10是本实施形态1的包含构成适用第1方法的逆变器电路的pMIS及nMIS的区域的主要部分截面图。

图11是用来说明本实施形态1的适用第1方法的逆变器电路的电路元件的截面示意图。

图12是用来说明本实施形态1的适用第1方法的MIS的电路元件的截面示意图。

图13是表示实施形态2的构成声音图像处理装置的I/O(输入输出)电路部及逻辑电路部的一例的电路图。

图14是表示实施形态3的构成声音图像处理装置的I/O(输入输出)电路部及逻辑电路部的一例的电路图。

图15是本实施形态3的包含构成适用第1方法的逆变器电路的pMIS及nMIS的区域的主要部分截面图。

图16是表示实施形态4的构成声音图像处理装置的I/O(输入输出)电路部及逻辑电路部的一例的电路图。

图17是表示实施形态5的构成声音图像处理装置的I/O(输入输出)电路部及逻辑电路部的一例的电路图。

图18是用来说明本实施形态5的适用第2方法的逆变器电路的电路元件的截面示意图。

图19是用来说明本实施形态5的适用第2方法的MIS的电路元件的截面示意图。

图20是表示实施形态6的构成声音图像处理装置的I/O(输入输出)电路部及逻辑电路部的一例的电路图。

图21是实施形态7的第1例的带电应对电路的截面示意图。

图22是实施形态7的第2例的带电应对电路的截面示意图。

图23(a)及图23(b)分别是实施形态7的第4例的带电应对电路的平面示意图及截面示意图。

图24是实施形态7的第5例的带电应对电路的截面示意图。

图25是实施形态7的第6例的带电应对电路的截面示意图。

图26(a)及图26(b)分别是实施形态7的第7例的带电应对电路的截面示意图及等效电路图。

图27(a)及图27(b)分别是实施形态7的第8例的带电应对电路的截面示意图及等效电路图。

图28(a)及图28(b)分别是实施形态7的第9例的带电应对电路的截面示意图及等效电路图。

图29(a)及图29(b)分别是实施形态7的第9例的带电应对电路的其他截面示意图及等效电路图。

图30(a)及图30(b)分别是实施形态7的第10例的带电应对电路的截面示意图及等效电路图。

图31是实施形态7的第11例的带电应对电路的截面示意图。

图32是实施形态7的第12例的带电应对电路的截面示意图。

图33是用来说明浅n型阱与浅p型阱的导通状态的逆变器电路的截面示意图。

[符号的说明]

1 基板

2、3 配线

101 浅n型阱

102 浅p型阱

103n n通道型MIS·FET

103p p通道型MIS·FET

200 深n型阱

201 浅n型阱

202 浅p型阱

203n n通道型MIS·FET

203p p通道型MIS·FET

204 浅n型阱

205 浅p型阱

206 配线

207n n通道型MIS·FET

207p p通道型MIS·FET

208、209 配线

251 浅n型阱

252 浅p型阱

253 配线

254n n通道型MIS·FET

254p p通道型MIS·FET

255、256 配线

271n n通道型MIS·FET

271p p通道型MIS·FET

272 配线

281 浅n型阱

282 浅p型阱

283a、283b、283c 配线

284n n型半导体区域

284p p型半导体区域

285n n通道型MIS·FET

286 p型半导体区域

287 配线

288a、288b 配线

289 耗尽层

290 p型半导体区域

291、292 配线

300 深n型阱

301 浅n型阱

302 浅p型阱

303 浅n型阱

304 浅p型阱

305 配线

306n n通道型MIS·FET

306p p通道型MIS·FET

307n n通道型MIS·FET

307p p通道型MIS·FET

308 n通道型MIS·FET

309n n通道型MIS·FET

309p p通道型MIS·FET

310、311、312、313、314 ：配线

351 浅n型阱

352 浅p型阱

353 配线

354n n通道型MIS·FET

354p p通道型MIS·FET

355、356 配线

371n n通道型MIS·FET

371p p通道型MIS·FET

372 配线

503、504 多晶硅膜(栅电极)

505 硅化物层

C 电容

Cc 栅电容

CE 电容元件

Cg 栅电容

Cj 结电容

CNT 连接孔

D 漏极

G 栅电极

GND 接地电位

INV1、INV2、INV3、INV4、INV5、INV6 逆变器电路

IO I/O电路部

LSI 声音图像处理装置

M1、M2、M3、M4、M5、M6、M7、M8 配线

n-well n型阱

p-sub 基板

p-well p型阱

PLG 插塞电极

S 源极

具体实施方式

在以下的实施形态中，有时为了方便起见而分成多个部分或实施形态进行说明，但除了特别明示的情况以外，这些部分或实施形态并非彼此无关，而是存在一方是另一方的部分或全部变形例、详细、补充说明等的关系。

而且，在以下的实施形态中，当言及要素的数等(包括个数、数值、量、范围等)时，除了特别明示的情况以及原理上明确限定于特定数的情况等以外，并不限定于该特定数，既可以是特定数以上也可以是特定数以下。进而，在以下的实施形态中，其构成要素(也包括要素步骤等)当然未必是必需的，除了特别明示的情况以及在原理上明确认为是必须的情况等以外。同样地，在以下的实施形态中，当言及构成要素等的形状、位置关系等时，除了特别明示的情况以及在原理上明确认为并非如此的情况等以外，包括实质上近似或类似于该形状等的要素。这对于所述数值及范围也同样适用。

而且，在以下的实施形态中所用的图式中，即使是平面图，有时为了使图式容易观察，也会局部地标注阴影。而且，在以下的实施形态中，将代表场效应晶体管的MISFET(Metal Insulator Semiconductor Field Effect Transistor)略写成MIS，将p通道型MISFET略写成pMIS，并将n通道型MISFET略写成nMIS。而且，在以下的实施形态中，当言及晶片时，是以Si(Silicon，硅)单晶晶片为主，但不仅为此，也指SOI(Silicon On Insulator，绝缘体上硅)晶片、用于在其上形成集成电路的绝缘膜基板等。其形状也不仅是圆形或者大致圆形，也包括正方形、长方形等。

而且，在以下的实施形态中，在表达构成三重阱构造的阱时使用了深阱及浅阱，这里的深、浅是指从基板的主面到基板厚度方向的深度，相对地大体上分成两种，即深阱和浅阱。因此，多个深阱的深度未必是固定的，有时也会彼此不同，同样，多个浅阱的深度未必是固定的，有时也会彼此不同，但是多个深阱的深度必然形成为大于多个浅阱的深度。而且，浅阱是形成在基板内或者深阱内，有时也会在未形成深阱的基板内的彼此不同的区域或者深阱内的彼此不同的区域中形成多个浅阱。

另外，在用来说明以下实施形态的所有图中，具有相同功能的部分原则上标注相同的符号，并省略重复说明。以下，根据图式详细说明本发明的实施形态。

首先，为了让本发明的实施形态的半导体装置更加明确，对本发明者等人所发现的三重阱区域中形成的MIS的栅极绝缘膜的绝缘破坏的原因加以说明。

本发明者等人进行了研究的结果发现，当在下层配线与上层配线之间形成的绝缘膜上形成用来连接下层配线与上层配线的连接孔时，三重阱区域中形成的MIS的栅极绝缘膜会产生绝缘破坏。本发明者等人推测，由于该连接孔的形成是通过使用等离子体放电的干式蚀刻法来进行，所以因等离子体放电引起的带电导致了静电破坏的产生。进而也明确了：构成三重阱区域的深阱因等离子体放电而带电，从而导致介于深阱到基板的路径中的MIS的栅极绝缘膜产生绝缘破坏。特别是当深阱的面积较大时，绝缘破坏的产生频率较大。另外，关于因等离子体放电引起的带电而导致场效应晶体管的栅极绝缘膜产生绝缘破坏的机构，例如在Cheung着的“高级VLSI技术中的等离子体充电破坏”，1998年，IEDM短期课程(C.Cheung，“Plasma Charging Damage in Advanced VLSITechnology”，1998 IEDM Short Course)和McVittie着的“等离子体电流、电压和充电”，1997年，关于等离子体处理引起的破坏的第二届国际研讨会，讲座(J.McVittie，“Plasma Currents，Voltages and Charging”，1997 2nd International Symposium on PlasmaProcess-Induced Damage，Tutorial)中有详细的叙述。

使用图1～图8，对本发明者等人获得的三重阱区域中形成的MIS的栅极绝缘膜的绝缘破坏的分析结果进行具体说明。图1是本发明者等人用于分析的声音图像处理装置的构成图，图2是表示构成图1的声音图像处理装置的I/O(输入输出)电路部及逻辑电路部的一例的电路图，图3是用来说明深阱中蓄积有正电荷时的第1不良产生机构的电路元件的截面示意图，图4(a)及图4(b)是用来说明逆变器电路中的电荷流动的示意图，图5是用来说明深阱中蓄积有正电荷时的第2不良产生机构的电路元件的截面示意图，图6是表示构成图1的声音图像处理装置的I/O(输入输出)电路部及逻辑电路部的其他例的电路图，图7是用来说明形成在深阱内且具有与基板为相同导电性的浅阱中蓄积有负电荷时的第3不良产生机构的电路元件的截面示意图，图8是用来说明形成在深阱内且具有与基板为相同导电性的浅阱中蓄积有负电荷时的第4不良产生机构的电路元件的截面示意图。

如图1所示，声音图像处理装置LSI是由图像处理电路、通信控制电路及声音控制电路等多个电路构成，这些电路多数各自设有I/O电路部，经由该I/O电路部，将电路动作所需的电压作为信号而间歇地供给到逻辑电路部。图1中仅在通信控制电路中例示了I/O电路部IO，而省略了设在其他电路中的I/O电路，但其他电路多数也同样设有I/O电路部。

如图2所示，在逻辑电路部中，在p型基板1内的彼此不同的区域中形成有深n型阱200、300。由于用于供给电源电压的电路设计上的必要性，深n型阱200、300并不与基板1电性连接。另外，在逻辑电路部中除了这些深n型阱200、300以外还形成有多个深n型阱，但此处省略了图示。

本发明者等人在制造具有三重阱构造的半导体装置(例如所述的声音图像处理装置LSI)并进行功能检查后确认：在深阱的内部与外部之间，当MIS的栅电极与MIS的漏极接线时，发现MIS的栅极绝缘膜产生绝缘破坏的第1不良产生机构及第3不良产生机构，以及在同一深阱的内部，当MIS的栅电极与MIS的漏极接线时，发现MIS的栅极绝缘膜产生绝缘破坏的第2不良产生机构及第4不良产生机构。第1及第2不良产生机构是因正电荷的放电引起的机构，第3及第4不良产生机构是因负电荷的放电引起的机构。以下，对这些第1～第4不良产生机构进行说明。所谓逆变器电路，是指由一组pMIS及nMIS构成，且两者的栅电极相连接并且两者的漏极相连接，进而pMIS的源极与形成有pMIS的n型阱连接，nMIS的源极与形成有nMIS的p型阱连接的电路。

首先说明在深阱的内部与外部之间，当MIS的栅电极与MIS的漏电极接线时，MIS的栅极绝缘膜因正带电而产生绝缘破坏的第1不良产生机构，以及在同一深阱的内部，当MIS的栅电极与MIS的漏电极接线时，MIS的栅极绝缘膜因正带电而产生绝缘破坏的第2不良产生机构。

I.第1不良产生机构(深阱的内部与外部之间当MIS的栅电极与MIS的漏电极接线时因深阱的正带电引起的绝缘破坏)。

如所述的图2所示，在深n型阱200内的彼此不同的区域中形成有浅n型阱201及浅p型阱202，进而，在浅n型阱201中形成有pMIS203p，在浅p型阱202中形成有nMIS203n。由这些pMIS203p及nMIS203n构成逆变器电路，通过本发明者等人的功能检查可以确认pMIS203p的栅极绝缘膜或者nMIS203n的栅极绝缘膜产生了绝缘破坏。pMIS203p的栅电极及nMIS203n的栅电极是使用第3层配线2(M3)而与深n型阱200的外部区域、例如I/O电路部上形成的pMIS103p的漏极及nMIS103n的漏极电性连接。

而且，在深n型阱200内形成有以nMIS207n为构成要素的逆变器电路，所述nMIS207n形成在通过第1层配线206(M1)而与基板1电性连接的浅p型阱205中，其栅电极通过第3层配线208(M3)而与特定部分接线。

其次，使用图3及图4，对逆变器电路的pMIS203p的栅极绝缘膜或者nMIS203n的栅极绝缘膜产生绝缘破坏的机构进行说明。图3是表示由于在形成于第3层配线上的层间绝缘膜上形成连接孔(经由第1层、第2层及第3层配线而到达浅n型阱201及浅p型阱202)时的干式蚀刻法的等离子体放电，而造成制造中途的半导体装置的深n型阱200正带电的示意图。如果正电荷从连接孔流入到深n型阱200内形成的浅n型阱201及浅p型阱202中，则由于深n型阱200不与基板1电性连接，所以流入的正电荷会蓄积在深n型阱200内。另一方面，即便正电荷流入未形成在深n型阱200内而是形成在基板1上的浅p型阱102中，因为浅p型阱102的导电型与基板1相同，所以流入的正电荷会朝基板1放电。

但是一般认为，在由形成于基板1上的浅n型阱101中形成的pMIS(未图示)与浅p型阱102中形成的nMIS(未图示)构成的逆变器电路中，当pMIS与nMIS的栅电极相互接线且存在处于浮动状态的栅电极时，彼此不同的区域中形成的浅n型阱101与浅p型阱102之间会成为低电阻的导通状态。对于此现象可作如下说明。首先，如图4(a)所示，当对构成具有所述特征的逆变器电路的pMIS的源极施加电压Vcc时，在pMIS的栅电极G与通道之间以及nMIS的栅电极G与通道之间分别形成电容C。结果，pMIS的栅电极G及nMIS的栅电极G上分别被施加电压Vcc/2，从而使得pMIS及nMIS成为导通状态。当pMIS及nMIS成为导通状态时，如图4(b)所示，正电荷从n型阱n-well中形成的pMIS的源极S流向漏极D，进而从p型阱p-well中形成的nMIS的漏极D流向源极S，进而流向形成有nMIS的p型阱p-well、基板p-sub。

这样，无论nMIS103n的栅电极的接线状况如何，浅n型阱101与浅p型阱102之间都会经由逆变器电路而成为低电阻的导通状态，且正电荷会经由浅n型阱101及浅p型阱102而从配线朝基板1放电(图3的路径I)。因此，由pMIS203p及nMIS203n构成的逆变器电路的栅电极的电位变得与基板1的电位(0V)相等，施加在栅极绝缘膜上的电压会变大，从而导致绝缘破坏的产生。

而且，即便在浅n型阱101与浅p型阱102中形成的逆变器电路的栅电极全部接线的情况下，当nMIS103n的栅电极的连接目的地正带电时，nMIS103n也会成为导通状态，且正电荷会从配线朝nMIS103n的漏极、源极、浅p型阱102、基板1放电(图3的路径II)。因此，由pMIS203p及nMIS203n构成的逆变器电路的栅电极的电位变得与基板的电位(0V)相等，而施加在栅极绝缘膜上的电压变大，从而导致绝缘破坏的产生。但是，一般认为nMIS103n的栅电极的连接目的地是否正带电是受偶然性支配的，其概率依存于电路构成及电路构成要素的形状等。因此，大量制造的半导体装置是偶然产生绝缘破坏。另外，当深n型阱200的面积例如为1mm²以上时，深n型阱200中蓄积的电荷量会变多，从而容易产生绝缘破坏。

II.第2不良产生机构(在同一深阱的内部当MIS的栅电极与MIS的漏电极接线时因深阱的正带电引起的绝缘破坏)。

如所述的图2所示，在深n型阱300内的彼此不同的区域中形成有浅n型阱303及浅p型阱304，进而在浅p型阱304内形成有nMIS308。浅p型阱304由于电路设计上的需要而通过第1层配线305(M1)与基板1电性连接。而且，在深n型阱300内，在与浅n型阱303及浅p型阱304不同的区域中，以彼此不同的区域形成有浅n型阱301及浅p型阱302，进而在浅n型阱301内形成有pMIS307p，在浅p型阱302内形成有nMIS307n。由这些pMIS307p及nMIS307n构成逆变器电路，逆变器电路的输出段与形成于浅p型阱304中的nMIS308的栅电极使用第7层配线311(M7)而电性连接。而且，在由浅n型阱303中形成的pMIS309p及浅p型阱304中形成的nMIS309n构成的逆变器电路的输出段，逆变器电路的pMIS307p的栅电极及nMIS307n的栅电极使用第7层配线310(M7)而电性连接，但省略了图示。如由pMIS309p及nMIS309n构成的逆变器电路的栅电极般，以浅p型阱304中形成的nMIS为构成要素的逆变器电路的栅电极全部通过第7层配线或者第7层以前的层的配线312等而与电路动作上所需的特定部位电性连接。

其次，使用图5，对在同一深阱的内部进行接线的nMIS308的栅极绝缘膜产生绝缘破坏的机构进行说明。图5是表示由于在形成于第7层配线上的层间绝缘膜上形成连接孔时的干式蚀刻法的等离子体放电，而导致制造中途的半导体装置的深n型阱300正带电的示意图。在该阶段中，以浅p型阱304中形成的nMIS为构成要素的逆变器电路的栅电极全部与特定部位接线。因此，浅p型阱304与浅n型阱303或深n型阱300构成二极管，经由浅p型阱302、浅n型阱301、303而流入到深n型阱300中的正电荷不放电而蓄积。可推测，配线310(M7)的连接目的地在深n型阱300带电时处于与基板1相同的电位(0V)，此时，pMIS307p成为导通状态。结果形成从深n型阱300到达浅n型阱301、浅n型阱301中形成的pMIS307p的源极、漏极、配线311(M7)以及nMIS308的栅电极的连接路径。由此可以推测，因为在nMIS308中形成与基板1为等电位的反转层，所以其栅极绝缘膜上被施加较大电压，从而导致绝缘破坏的产生。

此时，由于在pMIS307p的栅极绝缘膜上也产生电位差，所以该栅极绝缘膜也可能会产生绝缘破坏，但在本发明者等人进行的功能检查中并未产生绝缘破坏。推测其原因在于，在nMIS308的绝缘破坏部位存在有被称为脆弱点的构造缺陷，而与此相对地，在pMIS307p的栅极绝缘膜中并不存在脆弱点。

至此，对深n型阱200、300正带电时的不良产生机构(第1及第2不良产生机构)进行了叙述，但根据产品的不同，有时深n型阱200、300内形成的浅p型阱也会负带电，有时也可以推测是因为浅p型阱负带电而导致了MIS的栅极绝缘膜产生绝缘破坏。特别是在图6所示的浅p型阱202、302的面积较大时此情况较为显着。

其次，对在深阱的内部与外部之间，当MIS的栅电极与MIS的漏电极接线时因MIS的栅极绝缘膜负带电而产生绝缘破坏的第3不良产生机构、以及在同一深阱的内部当MIS的栅电极与MIS的漏电极接线时因MIS的栅极绝缘膜负带电而产生绝缘破坏的第4不良产生机构进行说明。

III.第3不良产生机构(在深阱的内部与外部之间当MIS的栅电极与MIS的漏电极接线时因深阱的负带电引起的绝缘破坏)。

使用图7对逆变器电路的pMIS203p的栅极绝缘膜或者nMIS203n的栅极绝缘膜产生绝缘破坏的机构进行说明。图7是表示由于在形成于第3层配线上的层间绝缘膜上形成连接孔时的干式蚀刻法的等离子体放电，而导致制造中途的半导体装置的深n型阱200内形成的浅p型阱202负带电的示意图。当负电荷从连接孔流入到深n型阱200内形成的浅p型阱202中时，由于浅p型阱202形成在深n型阱200内且不与基板1电性连接，所以流入的负电荷会蓄积在浅p型阱202内。另一方面，即便电荷流入未形成在深n型阱200内而是形成在基板1内的浅p型阱102中，由于浅p型阱102的导电型与基板1相同，所以流入的电荷也会朝基板1放电。而且，对于配线2(M3)中存在的负电荷而言，由于从连接于配线2(M3)的nMIS103n的漏极朝向浅p型阱102的方向是顺方向，所以负电荷会经由浅p型阱102而朝基板1放电。因此，由pMIS203p及nMIS203n构成的逆变器电路的栅电极的电位会变得与基板1的电位(0V)相等，施加在栅极绝缘膜上的电压变大，结果会导致绝缘破坏的产生。

IV.第4不良产生机构(在同一深阱的内部当MIS的栅电极与MIS的漏电极接线时因深阱的负带电引起的绝缘破坏)。

使用图8对在同一深阱的内部进行接线的nMIS308的栅极绝缘膜产生绝缘破坏的机构进行说明。图8是表示由于在形成于第7层配线上的层间绝缘膜上形成连接孔时的干式蚀刻法的等离子体放电，而导致制造中途的半导体装置的深n型阱300内的浅p型阱302负带电的示意图。在该阶段中，以浅p型阱302内形成的nMIS为构成要素的逆变器电路的栅电极全部与特定部位接线。因此，浅p型阱302与浅n型阱301或者深n型阱300构成二极管，流入到浅p型阱302中的负电荷不放电而蓄积。可推测，配线310(M7)的连接目的地在浅p型阱302带电时处于与基板1相同的电位，此时，nMIS307n成为导通状态。结果，从浅p型阱302对nMIS307n的源极、漏极、配线311以及nMIS308的栅电极施加负电位。由于形成有nMIS308的浅p型阱304通过第1层配线305(M1)而与基板1电性连接，因此在nMIS308的栅极绝缘膜上产生电位差，结果导致绝缘破坏的产生。

根据以上所述的分析结果，为了防止MIS的栅极绝缘膜的绝缘破坏，可使用以下的(1)或(2)中的任一方法或者并用这些方法，即：(1)第1方法：(1-1)防止深阱带电(针对所述第1及第2不良产生机构的解决方法)或者(1-2)防止形成在深阱内且具有与基板相同导电性的浅阱带电(针对所述第3及第4不良产生机构的解决方法)；或者(2)第2方法：阻断从深阱或者深阱内形成的浅阱经由MIS的栅极绝缘膜到达基板或者具有基板电位的部位的配线路径(针对所述第1～第4不良产生机构的解决方法)。

其次，详细说明所述第1方法及第2方法。

(1)第1方法：

(1-1)防止深阱带电。

在深阱内形成具有与基板相同导电型的浅阱，在一连串配线步骤的较早阶段将该浅阱连接到基板并且在该浅阱内形成MIS，在一连串配线步骤的较早阶段构筑以此为构成要素的逆变器电路，直到配线步骤结束为止，将该MIS的栅电极维持为浮动状态而不与其他部分接线。此处，作为将构成逆变器电路的MIS的栅电极与基板或浅阱最后接线的配线，优选如下所述的配线，该配线是构成多层配线中的一层的配线，且该配线正上方的绝缘膜上所形成的连接孔的数量小于下层配线的正上方的绝缘膜上所形成的连接孔的数量。如果有可能，较理想的是通过最上层的配线来进行所述接线。

另外，本实施形态中所说明的最上层的配线，是指与成为焊垫的配线层为同层的配线层。焊垫是指在之后的步骤中，接合线或凸块电极等外部连接用导体所连接的区域。

此处，以具有与基板相同的导电型的浅阱及该浅阱内形成的MIS为构成要素的逆变器电路是为了防止带电的目的而制作的，对于电路动作并无贡献。在可以使用电路构成要素来进行所述接线的情况下，也可以使用电路构成要素来进行所述接线。此时，只要在产品完成阶段避免MIS的栅电极成为浮动状态的情况即可，因此MIS的栅电极可以连接到电路构成上所需的任意部位。而且，具有与基板相同的导电型的浅阱与基板之间的连接也可以不直接进行，而是经由连接于基板的浅阱来间接地进行。

(1-2)防止形成在深阱内且具有与基板相同导电性的浅阱带电。

当形成在深阱内且具有与基板相同导电性的浅阱与基板连接时，通过在一连串配线步骤的较早阶段进行该连接，可以防止带电。

当在电路构成上，无法将形成在深阱内且具有与基板相同导电性的浅阱与基板连接时，不将该浅阱与基板连接而是在其内部形成MIS，在一连串配线步骤的较早阶段构筑以此为构成要素的逆变器电路，并且直到配线步骤结束为止，将该MIS的栅电极维持为浮动状态而不与其他部分接线。此处，作为将构成逆变器电路的MIS的栅电极与基板或者浅阱最后接线的配线，优选的是如下所述的配线，该配线是构成多层配线中的一层的配线，且该配线正上方的绝缘膜上所形成的连接孔的数量小于下层配线的正上方的绝缘膜上所形成的连接孔的数量。如果有可能，较理想的是通过最上层的配线来进行所述接线。

这里，以具有与基板相同的导电型的浅阱及该浅阱内形成的MIS为构成要素的逆变器电路是为了防止带电的目的而制作的，对于电路动作并无贡献。在可以使用电路构成要素来进行所述接线的情况下，也可以使用电路构成要素来进行所述接线。此时，只要在产品完成阶段避免MIS的栅电极成为浮动状态的情况即可，因此MIS的栅电极可以连接到电路构成上所需的任意部位。

(2)第2方法：阻断从深阱、或者深阱内形成的浅阱经由MIS的栅极绝缘膜到达基板或者具有基板电位的部位的配线路径。

使用如下所述的配线来进行三重阱区域与三重阱区域以外的区域之间的电性连接的至少一部分，所述配线是构成多层配线中的一层的配线，且该配线正上方的绝缘膜上所形成的连接孔的数量小于下层配线的正上方的绝缘膜上所形成的连接孔的数量。如果有可能，较理想的是使用最上层的配线来进行所述接线。

而且，不同的三重阱区域之间的电性连接也可以通过所述的配线而同样地进行。该方法特别是在针对其中一个三重阱区域适用第1方法而针对另一个三重阱区域并不适用第1方法的情况下有效。

而且，在同一三重阱区域的内部，具有与基板相同的导电型且与基板直接或者间接地连接的浅阱的内部与外部之间的电性连接也可以通过所述配线而同样地进行。

而且，在三重阱区域中，具有与基板相同的导电型且不与基板连接的浅阱的内部与外部之间的电性连接也可以通过所述配线而同样地进行。

进而，在电路设计上必须与基板连接的深n型阱及深n型阱内形成的浅阱与基板之间的电性连接的至少一部分也可以通过所述配线而同样地进行。

其次，对通过第1方法及第2方法防止MIS的栅极绝缘膜的绝缘破坏的机构进行说明。此处，是对基板为p型的情况进行说明，但在基板为n型的情况下，只要在下述说明中将n型与p型替换即可。

(1)第1方法：

(1-1)防止深阱带电。

当构成作为对象的深n型阱内形成的逆变器电路的pMIS及nMIS的栅电极处于浮动状态时，形成有pMIS的浅n型阱与形成有nMIS的浅p型阱之间成为导通状态(参照图4(a)及(b))，因此如果将具有与p型基板相同导电型的浅p型阱连接于基板，则不仅是该浅p型阱，而且内包该浅p型阱的深n型阱及存在于深n型阱内的浅n型阱中流入的电荷会朝基板放电。因此，如果通过最初的配线层来连接浅p型阱与基板，则只要构成逆变器电路的pMIS及nMIS的栅电极处于浮动状态，就可以抑制深n型阱的带电，结果也就可以防止栅极绝缘膜的绝缘破坏。

在构成逆变器电路的pMIS的栅电极与nMIS的栅电极之间，可以将栅电极自身作为配线而在形成栅电极的同时进行接线，在此情况下，不需要通过配线步骤来进行接线。

如果构成逆变器电路的pMIS及nMIS的栅电极在产品完成后仍处于浮动状态，则相应的一对浅n型阱与浅p型阱之间将成为导通状态，结果会导致功耗增大，因而欠佳。因此，将处于浮动状态的构成逆变器电路的pMIS及nMIS的栅电极在多个配线步骤中的任一步骤中连接到特定要素。但是，在连接时会损及带电抑制效果，因此较理想的是所述连接尽可能在之后的步骤中进行。此时考虑到以下方面可以获得更好的效果。

一般认为，当在层间绝缘膜上形成连接孔时，深n型阱中蓄积的正电荷大多会到达浅p型阱及浅n型阱，并从形成有多个的连接孔流入。这些连接孔是每当形成各层的层间绝缘膜时，每次形成在大致相同的位置上，由此，任一配线层都能以低电阻而与浅p型阱或者浅n型阱电性连接。但是，在最上层的配线上所形成的绝缘膜中，主要是使与半导体装置外部的连接部位开口，所以基本上不形成对浅p型阱或者浅n型阱的连接孔。因此，即便没有具有处于浮动状态的pMIS及nMIS的栅电极的逆变器电路，深n型阱也基本上不带电。因此，构成所述的逆变器电路的pMIS及nMIS的栅电极与特定部位的连接较理想的是使用最上层的配线来进行。但是，也可以视需要通过在最上层的配线之前形成的配线来连接构成逆变器电路的pMIS及nMIS的栅电极与特定部位，但效果会稍差。特别是在最上层的配线之前形成的配线，当该配线上所形成的连接孔的数量小于该配线下层的配线上所形成的连接孔的数量时，如果通过该配线来连接构成逆变器电路的pMIS及nMIS的栅电极与特定部位，就可以获得接近通过最上层的配线进行连接时的效果。

当深n型阱内的浅p型阱与p型基板连接时，即便不进行特别的操作，电荷也会放电，因此并无问题。但是，当浅p型阱未与p型基板连接时，在配线步骤的较早阶段构成以浅p型阱内形成的nMIS为构成要素的逆变器电路，并且将其栅电极维持为浮动状态。由此，与所述(1-1)防止深阱带电的对策同样地，形成有逆变器电路的一组浅n型阱与p型阱成为导通状态，因此流入浅p型阱的负电荷会经由浅n型阱及深n型阱而朝基板放电。

此处，设想了使用构成逆变器电路的要素的一部分，但也可以不使用电路构成要素，而另外形成仅以防止深n型阱或者深n型阱内的浅p型阱带电为目的的逆变器电路。此时，也可以在其他电路要素以外，另行形成构成逆变器电路的浅n型阱及浅p型阱。无论如何，如果在半导体装置已完成的状态下MIS的栅电极仍处于浮动状态，则使用半导体装置时浅n型阱与浅p型阱之间会流动较大电流而功耗变大，因此欠佳。因此，与逆变器电路是电路构成要素的情况相同，较理想的是将栅电极连接到适当的部位，例如浅p型阱、浅n型阱或者基板。当所述栅电极连接到浅p型阱、浅n型阱或者基板时栅电位固定，因此不会有过度的电流流动，功耗只会略微增加。而且，也可以连接到除了这些部位以外的部位，但是栅电极的电位会随着电路动作而变动，从而会有过度的电流流动，因此功耗会稍许增加。另外，以防止深n型阱或者浅p型阱带电为目的而形成专用的逆变器电路的方法，需要用于形成该逆变器电路的区域，因而存在半导体芯片变大的缺点。另一方面，该方法具有布局上不会产生制约的优点，特别是将浅n型阱与浅p型阱设为专用时，该优点显着。因此，可视需要来选择是否形成专用的逆变器电路。

(2)第2方法：阻断从深阱、或者形成在深阱内且具有与基板相同导电性的浅阱经由MIS的栅极绝缘膜到达基板或者具有基板电位的部位的配线路径。

该第2方法在带电显着的制造步骤的期间，通过阻断从深n型阱经由MIS的栅极绝缘膜到达基板或者具有基板电位的部位的电流路径、或者从深n型阱内的浅p型阱经由MIS的栅极绝缘膜到达基板或者具有基板电位的部位的电流路径，来防止MIS的栅极绝缘膜的绝缘破坏。当到达浅p型阱或者浅n型阱的连接孔形成得较多时，深n型阱或者深n型阱内形成的浅p型阱的带电显着。因此，通过使用正上方的绝缘膜上形成的连接孔的数量相对较少的配线层来连接深n型阱与基板或者具有基板电位的部位之间、或者深n型阱内形成的浅p型阱与基板或者具有基板电位的部位之间，可以使连接后的深n型阱的带电量或者深n型阱内的浅p型阱的带电量减少，从而可以防止MIS的栅极绝缘膜的绝缘破坏。此时，与所述第1方法同样，如果使用最上层的配线，则可以获得良好的结果。

(实施形态1)

使用图9～图12，对本实施形态1的具有三重阱构造的半导体装置进行说明。此处是说明针对正带电实施第1方法的一例。图9是表示本实施形态1的构成所述图1的声音图像处理装置的I/O(输入输出)电路部及逻辑电路部的一例的电路图，图10是本实施形态1的包含构成适用所述第1方法的逆变器电路的pMIS及nMIS的区域的主要部分截面图，图11是用来说明本实施形态1的适用所述第1方法的逆变器电路的电路元件的截面示意图，图12是用来说明本实施形态1的适用所述第1方法的MIS的电路元件的截面示意图。

如图9所示，在逻辑电路部中，在p型基板1内的彼此不同的区域中形成有深n型阱200、300。由于用于供给电源电压的电路设计上的必要性，深n型阱200、300并不与基板1电性连接。另外，在逻辑电路部中除了这些深n型阱200、300以外还形成有多个深n型阱，但此处省略了图示。

在深n型阱200内，形成有在电路动作中并不起任何作用的逆变器电路INV1。在深n型阱200内的彼此不同的区域中形成有浅n型阱251与浅p型阱252，进而在浅n型阱251内形成有pMIS254p，在浅p型阱252内形成有nMIS254n。这些pMIS254p及nMIS254n构成逆变器电路INV1。逆变器电路INV1的pMIS254p的栅电极及nMIS254n的栅电极使用第8层配线255(M8)而与浅n型阱251内形成的n型半导体区域连接。用于构成逆变器电路INV1的接线，除了pMIS254p的栅电极及nMIS254n的栅电极以外，其他是使用第1层配线来进行。pMIS254p的栅电极与nMIS254n的栅电极之间的接线是在形成栅电极的同时进行。浅p型阱252通过第1层配线253(M1)而与基板1连接。

图10表示了包含构成逆变器电路INV1的pMIS254p及nMIS254n的区域的主要部分截面图。浅n型阱251内形成的pMIS254p的栅电极例如是将添加有p型杂质的多晶硅膜503与硅化物层505层叠而成的构造，浅p型阱252内形成的nMIS254n的栅电极例如是将添加有n型杂质的多晶硅膜504与硅化物层505层叠而成的构造，且pMIS254p的栅电极与nMIS254n的栅电极通过硅化物层505而连接。而且，pMIS254p的栅电极503及nMIS254n的栅电极504经由第1层～第8层配线M1～M8而与浅n型阱251电性连接。而且，浅p型阱252经由第1层配线253(M1)而与基板1电性连接。

而且，在深n型阱200内，形成有构成在电路动作中起特定作用的逆变器电路的pMIS203p及nMIS203n。逆变器电路的pMIS203p的栅电极及nMIS203n的栅电极使用第3层配线2(M3)而与深n型阱200外部的区域，例如I/O电路部上形成的pMIS103p的漏极及nMIS103n的漏极连接。

而且，在深n型阱200内的彼此不同的区域中，形成有浅n型阱204及浅p型阱205，浅p型阱205由于电路上的必要性而通过第1层配线206(M1)与基板1电性连接。浅n型阱204及浅p型阱205中包含由pMIS207p及nMIS207n构成的逆变器电路，且形成有多个逆变器电路，但其栅电极都是使用到第3层为止的配线中的任一条配线而与电路的特定部分接线。因此，在形成第3层配线的步骤以后，对于浅p型阱205不能期望防止深n型阱200带电的功能。

在深n型阱300中，也形成有在电路动作中并不起任何作用的逆变器电路INV2。在深n型阱300内的彼此不同的区域中形成有浅n型阱351与浅p型阱352，进而在浅n型阱351中形成有pMIS354p，在浅p型阱352中形成有nMIS354n。由这些pMIS354p及nMIS354n构成逆变器电路INV2。逆变器电路INV2的pMIS354p的栅电极及nMIS354n的栅电极使用第8层配线355(M8)而与浅p型阱352内形成的p型半导体区域连接。用于构成逆变器电路INV2的接线，除了pMIS354p的栅电极及nMIS354n的栅电极以外，其他是使用第1层配线来进行。而且，pMIS354p的栅电极与nMIS354n的栅电极之间的接线是在形成栅电极的同时进行。浅p型阱352通过第1层配线353(MI)而与基板1连接。

而且，在深n型阱300内形成的浅p型阱304中形成有nMIS308，nMIS308的栅电极使用第3层配线311(M3)而与由浅n型阱301内形成的pMIS307p及浅p型阱302内形成的nMIS307n构成的逆变器电路的输出段连接。包含nMIS308的浅p型阱304由于电路上的必要性而通过第1层配线305(M1)与基板1电性连接。在浅p型阱304中包含以nMIS309n为构成要素的逆变器电路，且形成有多个逆变器电路，但其栅电极都是使用到第3层为止的配线中的任一条配线而与电路的特定部分连接。因此，在形成第3层配线的步骤以后，对于浅p型阱304不能期望防止深n型阱300带电的功能。

其次，使用图11，对通过本实施形态1的第1方法所获得的效果进行说明。图11是对在形成于第3层配线上的层间绝缘膜上形成连接孔的步骤中，半导体装置内的深n型阱200带电的情况进行说明的截面示意图。

在该阶段(在形成于第3层配线上的层间绝缘膜上形成连接孔的步骤)中，构成逆变器电路INV1的pMIS254p的栅电极及nMIS254n的栅电极处于浮动状态，所以因等离子体放电而流入深n型阱200的正电荷会经由逆变器电路INV1及配线253(M1)而朝基板1放电。因此，在由深n型阱200内形成的pMIS203p及nMIS203n构成的逆变器电路中，不管其栅电极是否连接于基板1内形成的nMIS103n的漏极，其栅极绝缘膜上都不会产生电位差，所以不会产生绝缘破坏。另外，随着浅n型阱101的带电，有时漏极的一部分会正带电，此时，在构成逆变器电路的pMIS203p及nMIS203n的栅极绝缘膜上产生电位差。但是，由于浅n型阱101的面积较小所以带电量较少，不会达到栅极绝缘膜产生绝缘破坏的程度。对于其他电路构成要素，也可以按相同方式抑制MIS的栅极绝缘膜的绝缘破坏。在所述的图11中，表示了在形成于第3层配线上的层间绝缘膜上形成连接孔的步骤中的带电状态，但直到在形成于第7层配线上的层间绝缘膜上形成连接孔的步骤为止，流入深n型阱200的电荷都会放电，所以可抑制MIS的栅极绝缘膜的绝缘破坏。而且，在形成于第8层配线上的绝缘膜上形成连接孔的步骤中，深n型阱200的带电量较少，因此MIS的栅极绝缘膜不会产生绝缘破坏。

其次，使用图12，对通过本实施形态1的第1方法所获得的其他效果进行说明。图12是对在形成于第3层配线上的层间绝缘膜上形成连接孔的步骤中，半导体装置内的深n型阱300带电的情况进行说明的截面示意图。

在该阶段(在形成于第3层配线上的层间绝缘膜上形成连接孔的步骤)中，构成逆变器电路INV2的pMIS354p的栅电极及nMIS354n的栅电极处于浮动状态，所以因等离子体放电而流入深n型阱300的正电荷会经由逆变器电路INV2及配线353(M1)而朝基板1放电。由此，可以防止位于深n型阱300内的所有浅n型阱及浅p型阱带电。因此，在深n型阱300内形成的nMIS308中，不管其栅电极是否连接于其他浅p型阱302内形成的nMIS307n的漏极，其栅极绝缘膜都不会产生电位差，所以不会产生绝缘破坏。

(实施形态2)

使用图13，对本实施形态2的具有三重阱构造的半导体装置进行说明。此处是说明针对正带电实施与所述实施形态1不同的第1方法的其他例。图13是表示构成所述图1的声音图像处理装置的本实施形态2的I/O(输入输出)电路部及逻辑电路部的一例的电路图。

如图13所示，在深n型阱200内，并未形成所述实施形态1的半导体装置中形成的对于电路动作并无贡献的由pMIS254p及nMIS254n构成的逆变器电路INV1、内包pMIS254p的浅n型阱251以及内包nMIS254n的浅p型阱252。取而代之的是通过第1层配线206(M1)来进行浅p型阱205与基板1的连接，并且通过最上层的第8层配线209(M8)来进行由pMIS207p及nMIS207n构成的逆变器电路INV3的栅电极与电路的特定部分的连接，由此使逆变器电路INV3具有防止深n型阱200带电的功能。

另一方面，在深n型阱300内，并未形成所述实施形态1的半导体装置中形成的对于电路动作并无贡献的由pMIS354p与nMIS354n构成的逆变器电路INV2、内包pMIS354p的浅n型阱351以及内包nMIS354n的浅p型阱352。取而代之的是通过第1层配线305(M1)来进行浅p型阱304与基板的连接，并且通过最上层的第8层配线313(M8)来进行由pMIS309p与nMIS309n构成的逆变器电路INV4的栅电极与电路的特定部分的连接。关于其他电路构成等，与所述实施形态1相同。

其次，对通过本实施形态2所获得的效果进行说明。

在本实施形态2中，将由pMIS207p与nMIS207n构成的逆变器电路INV3的栅电极以及由pMIS309p与nMIS309n构成的逆变器电路INV4的栅电极都维持为浮动状态，直到将要进行最上层的第8层配线的形成步骤之前为止，并且，包含构成逆变器电路INV3的nMIS207n的浅p型阱205以及包含构成逆变器电路INV4的nMIS309n的浅p型阱304分别使用第1层配线206(M1)、305(M1)而与基板1连接。由此，直到在形成于第7层配线上的层间绝缘膜上形成连接孔的步骤为止，与所述实施形态1同样地，流入深n型阱200、300的正电荷朝基板1放电。结果可以抑制构成逆变器电路的pMIS203p或者nMIS203n上产生的栅极绝缘膜的绝缘破坏、以及nMIS308上产生的栅极绝缘膜的绝缘破坏。

(实施形态3)

使用图14及图15，对本实施形态3的具有三重阱构造的半导体装置进行说明。此处说明的是针对正带电实施与所述实施形态1及2不同的第1方法的其他例。图14是表示构成所述图1的声音图像处理装置的本实施形态3的I/O(输入输出)电路部及逻辑电路部的一例的电路图，图15是本实施形态3的包含构成适用所述第1方法的逆变器电路的pMIS及nMIS的区域的主要部分截面图。

如图14所示，构成用来防止深n型阱200带电的逆变器电路INV1的pMIS254p及nMIS254n中，nMIS254n与所述实施形态1不同，其形成在基板1内所形成的浅p型阱252内。而且，构成用来防止深n型阱300带电的逆变器电路INV2的pMIS354p及nMIS354n中，nMIS354n与所述实施形态1不同，其形成在基板1内所形成的浅p型阱352内。浅p型阱252、352是形成在基板1内，且自动与基板1电性连接，因此不需要通过配线来进行与基板1的连接。其他电路构成等与所述实施形态1相同。

图15表示包含构成逆变器电路INV1的pMIS254p及nMIS254n的区域的主要部分截面图。浅n型阱251内形成的pMIS254p的栅电极，例如是将添加有p型杂质的多晶硅膜503与硅化物层505层叠而成的构造，浅p型阱252内形成的nMIS254n的栅电极，例如是将添加有n型杂质的多晶硅膜504与硅化物层505层叠而成的构造，pMIS254p的栅电极与nMIS254n的栅电极通过硅化物层505而连接。而且，pMIS254p的栅电极及nMIS254n的栅电极通过第1层～第8层配线M1～M8而与浅n型阱251电性连接。而且，浅p型阱252形成在p型基板1内，且与基板1电性连接。

(实施形态4)

使用图16对本实施形态4的具有三重阱构造的半导体装置进行说明。此处是说明针对负带电实施第1方法的一例。图16是表示构成所述图1的声音图像处理装置的本实施形态4的电路的I/O(输入输出)电路部及逻辑电路部的一例的电路图。

如图16所示，由于深n型阱200内形成的浅p型阱202及深n型阱300内形成的浅p型阱302的面积较大，所以如果置于浅p型阱202、302负带电的状况下，则其带电量会变多，容易产生MIS的绝缘破坏。因此，为了防止浅p型阱202、302负带电，在深n型阱200内形成由pMIS271p及nMIS271n构成的逆变器电路INV5，并在深n型阱300内形成由pMIS371p及nMIS371n构成的逆变器电路INV6。逆变器电路INV5中，在对pMIS271p的栅电极与nMIS271n的栅电极进行加工的同时进行连接，并且将这些栅电极与浅n型阱201通过最上层的第8层配线272(M8)进行连接。

同样地，逆变器电路INV6中，在对pMIS371p的栅电极与nMIS371n的栅电极进行加工的同时进行连接，并且将这些栅电极与浅n型阱301通过最上层的第8层配线372(M8)进行连接。用来构成逆变器电路的其他接线是通过第1层配线来进行。其他电路构成等与所述实施形态3相同。

其次，对通过本实施形态4所获得的效果进行说明。

在本实施形态4中，将由pMIS271p及nMIS271n构成的逆变器电路INV5的栅电极维持为浮动状态，直到将要进行最上层的第8层配线的形成步骤之前为止，因此直到在形成于第7层配线上的层间绝缘膜上形成连接孔的步骤为止，浅p型阱202与深n型阱200之间经由浅n型阱201而维持为导通状态。结果，流入浅p型阱202的负电荷经由浅n型阱201及深n型阱200而朝基板1放电。同样地，将由pMIS371p及nMIS371n构成的逆变器电路INV6的栅电极维持为浮动状态，直到将要进行最上层的第8层配线的形成步骤之前为止，因此直到在形成于第7层配线上的层间绝缘膜上形成连接孔的步骤为止，浅p型阱302与深n型阱300之间经由浅n型阱301而维持为导通状态。结果，流入浅p型阱302的负电荷经由浅n型阱301及深n型阱300而朝基板1放电。而且，通过与所述实施形态3相同，深n型阱200、300的正带电也得到防止。由此，可以抑制构成逆变器电路的pMIS203p或者nMIS203n上产生的栅极绝缘膜的绝缘破坏、以及nMIS308上产生的栅极绝缘膜的绝缘破坏。

(实施形态5)

使用图17～图19，对本实施形态5的具有三重阱构造的半导体装置进行说明。此处是说明针对正带电实施第2方法的一例。图17是表示构成本实施形态5的所述图1的声音图像处理装置的I/O(输入输出)电路部及逻辑电路部的一例的电路图，图18是用来说明本实施形态5的适用所述第2方法的逆变器电路的电路元件的截面示意图，图19是用来说明本实施形态5的适用所述第2方法的MIS的电路元件的截面示意图。

如图17所示，在深n型阱200中，与所述实施形态2同样地，并未形成对于电路动作无贡献的由pMIS254p及nMIS254n构成的逆变器电路INV1、内包pMIS254p的浅n型阱251以及内包nMIS254n的浅p型阱252。代替防止带电用逆变器电路的形成，为了即便在深n型阱200带电的情况下也能防止对构成逆变器电路的pMIS203p及nMIS203n的栅极绝缘膜施加电压，通过最上层的第8层配线3(M8)来进行构成逆变器电路的pMIS203p及nMIS203n的栅电极、与nMIS103n的漏极(浅p型阱102内形成的n型半导体区域)的连接。

在深n型阱300内，也未形成对于电路动作无贡献的由pMIS354p及nMIS354n构成的逆变器电路INV2、内包pMIS354p的浅n型阱351以及内包nMIS354n的浅p型阱352。而且，浅p型阱304与基板1的连接是通过最上层的第8层配线314(M8)来进行。关于其他电路构成等与所述实施形态1相同。

其次，使用图18对通过本实施形态5的第2方法所获得的效果进行说明。图18是对在形成于第7层配线上的层间绝缘膜上形成连接孔的步骤中，半导体装置因等离子体放电而带电的情况进行说明的截面示意图。

在一连串制造步骤中的该阶段(在形成于第7层配线上的层间绝缘膜上形成连接孔的步骤)中，构成逆变器电路的pMIS203p的栅电极及nMIS203n的栅电极不与位于基板1内的nMIS103n的漏极连接，其栅极绝缘膜不会产生电位差，所以不会产生绝缘破坏。在位于深n型阱200内且必须与基板1连接的其他电路构成要素中，也是使用第8层配线进行与基板1的接线，因此同样可以抑制MIS的栅极绝缘膜的绝缘破坏。另外，在形成于第7层配线上的层间绝缘膜上形成连接孔的步骤更前的步骤中，深n型阱200与基板1之间也不接线，因此可以抑制MIS的栅极绝缘膜的绝缘破坏。而且，在形成于第8层配线上的绝缘膜上形成连接孔的步骤中，深n型阱200的带电量较少，所以MIS的栅极绝缘膜不会产生绝缘破坏。

其次，使用图19，对通过本实施形态5的第2方法所获得的其他效果进行说明。图19是对在形成于第7层配线上的层间绝缘膜上形成连接孔的步骤中，深n型阱300带电的情况进行说明的截面示意图。

在该阶段(在形成于第7层配线上的层间绝缘膜上形成连接孔的步骤)中，浅p型阱304也不与基板1连接，因此深n型阱300整体带电，结果，nMIS308的栅极绝缘膜不会产生电位差，从而不会产生绝缘破坏。在其他电路构成要素中，也同样可以抑制MIS的栅极绝缘膜的绝缘破坏。另外，在形成于第7层配线上的层间绝缘膜上形成连接孔的步骤更前的步骤中，浅p型阱304也与基板1绝缘，因此可以抑制MIS的栅极绝缘膜的绝缘破坏。而且，与深n型阱200同样地，在形成于第8层配线上的绝缘膜上形成连接孔的步骤中，深n型阱300的带电量较少，因此MIS的栅极绝缘膜不会产生绝缘破坏。

另外，本实施形态5中，例示了对于由pMIS203p及nMIS203n构成的逆变器电路的栅电极与nMIS103n的漏极的连接适用第2方法的情况、以及对于形成有nMIS308的浅p型阱304与基板1的连接适用第2方法的情况，但是并不限定于此。

(实施形态6)

使用图20，对本实施形态6的具有三重阱构造的半导体装置进行说明。此处是说明针对正带电实施与所述实施形态1、2及3不同的第1方法的其他例。图20是表示构成所述图1的声音图像处理装置的本实施形态6的I/O(输入输出)电路部及逻辑电路部的一例的电路图。

如图20所示，构成用来防止深n型阱200带电的逆变器电路INV1的pMIS254p及nMIS254n中，形成有nMIS254n的浅p型阱252与所述实施形态1不同，其通过第1层配线256(M1)而与浅p型阱205电性连接。浅p型阱205是通过第1层配线206(M1)而与基板1连接，因此浅p型阱252经由浅p型阱205而间接地与基板1连接。

而且，构成用来防止深n型阱300带电的逆变器电路INV2的pMIS354p及nMIS354n中，形成有nMIS354n的浅p型阱352与所述实施形态1不同，其通过第1层配线356(M1)而与浅p型阱304电性连接。浅p型阱304是通过第1层配线305(M1)而与基板1连接，因此浅p型阱352是经由浅p型阱304而间接地与基板1连接。关于其他电路构成等与所述实施形态1相同。

(实施形态7)

对本实施形态7的具有三重阱构造的半导体装置进行说明。在所述实施形态1、3或者6中，例如使用逆变器电路INV1，使因等离子体放电而流入深n型阱200、浅n型阱201或者浅p型阱202中的正电荷朝基板1放电，且例如使用逆变器电路INV2，使因等离子体放电而流入深n型阱300中的正电荷朝基板1放电，但本实施形态7中对不使用逆变器电路而能够获得与所述实施形态1、3或者6同样的效果的带电应对电路进行说明。以下，对带电应对电路的第1例～第13例进行说明，这些例子是对代表性的电路构成进行说明，当然在不脱离其主旨的范围内可以实施各种变更。

对本实施形态7的第1例的带电应对电路进行说明。图21表示第1例的带电应对电路的截面示意图。在深n型阱200内的彼此不同的区域中形成有浅n型阱281与浅p型阱282，在浅n型阱281内的彼此不同的区域中形成有n型半导体区域284n与p型半导体区域284p，且在浅p型阱282内形成有nMIS285n。进而，nMIS285n的栅电极与浅n型阱281内形成的p型半导体区域284p通过配线283a而接线，nMIS285n的漏极与浅n型阱281内形成的n型半导体区域284n通过配线283b而接线，nMIS285n的源极通过配线283c并经由浅p型阱282内形成的p型半导体区域286而连接到接地电位GND。对于这些配线283a、283b、283c使用第1层配线。第1例的带电应对电路是由这些形成于浅n型阱281内的n型半导体区域284n与p型半导体区域284p、以及浅p型阱282内形成的nMIS285n等构成，在半导体装置的电路动作中不起任何作用。

例如在制造步骤中，当因等离子体放电而导致深n型阱200及浅n型阱281中蓄积有较多的正电荷时，通过pn结电容来使p型半导体区域284p的电位与浅n型阱281的电位大致相等。由此，当对nMIS285n的栅电极施加大于阈值电压的电位时，nMIS285n成为导通状态，流入深n型阱200及浅n型阱281中的正电荷经由配线283b、nMIS285n的通道、配线283c及p型半导体区域286而朝接地电位GND放电。

对本实施形态7的第2例的带电应对电路进行说明。图22表示第2例的带电应对电路的截面示意图。第2例的带电应对电路具有与所述第1例的带电应对电路同样的电路构成，但是与所述第1例的带电应对电路的不同点在于，浅n型阱281内形成的p型半导体区域284p与浅p型阱282内形成的p型半导体区域286是通过配线287来进行接线，该配线287是在有可能会因等离子体放电而导致栅极绝缘膜产生绝缘破坏的步骤更后的步骤中所形成的。该接线较理想的是通过最上层的配线来进行。这样，通过将p型半导体区域284p固定为接地电位GND，而在半导体装置的电路动作时使nMIS285n始终为断开状态，从而不会造成nMIS285n向其他电路漏电等不良影响。

对本实施形态7的第3例的带电应对电路进行说明。第3例的带电应对电路例如具有与所述第1例或者第2例的带电应对电路同样的电路构成，并且将nMIS285n的栅极绝缘膜的厚度设为10nm以上的厚度。例如也可以与I/O(输入输出)电路部上形成的MISFET的栅极绝缘膜的厚度相同。通过使nMIS285n的栅极绝缘膜形成得较厚，从而可以减少漏电而使其可靠地进行动作。

对本实施形态7的第4例的带电应对电路进行说明。图23(a)及图23(b)分别表示第4例的带电应对电路的平面示意图及截面示意图。第4例的带电应对电路具有与所述第1例的带电应对电路同样的电路构成，但与所述第1例的带电应对电路的不同点在于，接线不使用配线283a、283b、283c，而是使用由与共用接点及栅电极为同一层的导体膜(例如多晶硅膜与硅化物层的层叠膜)构成的配线。

即，nMIS285n的栅电极与浅n型阱281内形成的p型半导体区域284p通过埋入跨及两者而形成的连接孔CNT内部的插塞电极PLG来进行接线。而且，nMIS285n的漏极与浅n型阱281内形成的n型半导体区域284n，是在两者之间形成由与栅电极为同一层的导体膜构成的配线288a，并通过埋入跨及该配线288a与nMIS285n的漏极而形成的连接孔CNT内部的插塞电极PLG以及埋入跨及该配线288a与n型半导体区域284n而形成的连接孔CNT内部的插塞电极PLG来进行接线。而且，nMIS285n的源极与浅p型阱282内形成的p型半导体区域286，是在两者之间形成由与栅电极为同一层的导体膜构成的配线288b，并通过埋入跨及该配线288b与nMIS285n的源极而形成的连接孔CNT内部的插塞电极PLG以及埋入跨及该配线288b与p型半导体区域286而形成的连接孔CNT内部的插塞电极PLG来进行接线。

这样，例如即便在第1层配线中担心因等离子体放电引起的带电的情况下，由于带电应对电路中并未使用由第1层配线构成的配线283a、283b、283c，所以可以防止带电。

对本实施形态7的第5例的带电应对电路进行说明。图24表示第5例的带电应对电路的截面示意图。第5例的带电应对电路具有与所述第1例的带电应对电路同样的电路构成，但与所述第1例的带电应对电路的不同点在于，使用浅n型阱281上形成的电容元件CE来代替p型半导体区域284p。与所述第1例的带电应对电路同样，例如在制造步骤中，当因等离子体放电导致深n型阱200及n型阱281中蓄积有较多正电荷时，利用电容元件CE的栅电容，使电容元件CE的栅极的电位与n型阱281的电位大致相等。由此，当对nMIS285n的栅电极施加大于阈值电压的电位时，nMIS285n成为导通状态，流入深n型阱200及浅n型阱281中的正电荷会经由配线283b、nMIS285n的通道、配线283c及p型半导体区域286而朝接地电位GND放电。电容元件CE可以由浅n型阱281、与nMIS285n的栅极绝缘膜为同一层的绝缘膜、以及与nMIS285n的栅电极为同一层的导体膜构成。

对本实施形态7的第6例的带电应对电路进行说明。图25表示第6例的带电应对电路的截面示意图。第6例的带电应对电路具有与所述第5例的带电应对电路同样的电路构成，但与所述第5例的带电应对电路的不同点在于，浅n型阱281上形成的电容元件CE的栅极与浅p型阱282内形成的p型半导体区域286通过配线287来进行接线，该配线287是在有可能会因等离子体放电而导致栅极绝缘膜产生绝缘破坏的步骤更后的步骤中形成的。该接线较理想的是通过最上层的配线来进行。这样，通过将电容元件CE的栅极固定为接地电位GND，而在电路动作时使nMIS285n始终为断开状态，从而不会造成nMIS285n向其他电路漏电等不良影响。

对本实施形态7的第7例的带电应对电路进行说明。图26(a)及图26(b)分别表示第7例的带电应对电路的截面示意图及等效电路图。第7例的带电应对电路具有与所述第5例的带电应对电路同样的电路构成，但与所述第5例的带电应对电路的不同点在于，电容元件CE的栅电容Cc相对于nMIS285n的栅电容Cg而设定得充分大，且nMIS285n的输入电位(对栅电极施加的电位)相对于浅n型阱281的电位(V(NW))可以通过耦合来追随。

当电容元件CE的栅电容Cc小于nMIS285n的栅电容Cg时(Cc《Cg)，将电容元件CE的栅极与nMIS285n的栅电极接线的配线283a的电压(V(node_x))接近接地电位GND。相对于此，当电容元件CE的栅电容Cc大于nMIS285n的栅电容Cg时(Cc》Cg)，电容元件CE的栅极的电位与n型阱281的电位(V(NW))大致相等，浅n型阱281的电位(V(NW))经由配线283a而施加到nMIS285n的栅电极上。由此，nMIS285n容易成为导通状态，从而使流入深n型阱200及浅n型阱281中的正电荷经由配线283b、nMIS285n的通道、配线283c及p型半导体区域286而朝接地电位GND放电。

对本实施形态7的第8例的带电应对电路进行说明。图27(a)及图27(b)分别表示第8例的带电应对电路的截面示意图及等效电路图。第8例的带电应对电路具有与所述第5例的带电应对电路同样的电路构成，但与所述第5例的带电应对电路的不同点在于，为了补充因与电容元件CE相向的浅n型阱281内形成的耗尽层289而减少的电容元件CE的栅电容Cc，而设计了将该减少量考虑在内的电容元件CE。

即，当在与电容元件CE相向的浅n型阱281内形成耗尽层289时，因为耗尽层289的电容Cx串联连接于电容元件CE的栅电容Cc，所以实际的电容元件CE的栅电容小于根据电容元件CE的设计尺寸而获得的栅电容Cc。因此，进行预先将因耗尽层289的形成而导致的电容元件CE的栅电容Cc的减少量考虑在内的电容元件CE的设计。

对本实施形态7的第9例的带电应对电路进行说明。图28(a)及图28(b)分别表示第9例的带电应对电路的截面示意图及等效电路图。而且，29(a)及图29(b)分别表示第9例的带电应对电路的变形例的截面示意图及等效电路图。第9例的带电应对电路具有与所述第5例的带电应对电路同样的电路构成，但与所述第5例的带电应对电路的不同点在于，为了防止因与电容元件CE相向的浅n型阱281内形成的耗尽层导致电容元件CE的栅电容Cc减少，而在浅n型阱281的与电容元件CE相向的位置上形成通道(反转层)。图28表示在电容元件CE的栅极的单侧侧面下的n型阱281内形成有p型半导体区域290的带电应对电路。图29表示在电容元件CE的栅极的两侧侧面下的n型阱281内形成有p型半导体区域290的带电应对电路。

即，当在与电容元件CE相向的浅n型阱281内形成耗尽层时，因为耗尽层的电容串联连接于电容元件CE的栅电容Cc，所以难以获得具有相对于nMIS285n的栅电容Cg为充分大的栅电容Cc的电容元件CE。因此，为了防止所述耗尽层的形成，预先在浅n型阱281的与电容元件CE相向的位置上形成通道(反转层)，从而防止因耗尽层的形成而导致的电容元件CE的栅电容Cc的减少。

对本实施形态7的第10例的带电应对电路进行说明。图30(a)及图30(b)分别表示第10例的带电应对电路的截面示意图及等效电路图。第10例的带电应对电路具有与所述第1例的带电应对电路同样的电路构成，但与所述第1例的带电应对电路的不同点在于，p型半导体区域284p的结电容Cj相对于nMIS285n的栅电容Cg而设计得充分大，且nMIS285n的输入电位(对栅电极施加的电位)相对于浅n型阱281的电位(V(NW))可以通过耦合来追随。

当p型半导体区域284p的结电容Cj大于nMIS285n的栅电容Cg时(Cj》Cg)，电容元件CE的栅极的电位与n型阱281的电位(V(NW))大致相等，浅n型阱281的电位(V(NW))经由配线283a而被施加到nMIS285n的栅电极。由此，nMIS285n容易成为导通状态，从而使流入深n型阱200及浅n型阱281中的正电荷经由配线283b、nMIS285n的通道、配线283c及p型半导体区域286而朝接地电位GND放电。

对本实施形态7的第11例的带电应对电路进行说明。图31表示第11例的带电应对电路的截面示意图。第11例的带电应对电路是在深n型阱200内的彼此不同的区域中形成有浅n型阱281与浅p型阱282，并在浅p型阱282内形成有nMIS285n，但在浅n型阱281内仅形成有n型半导体区域284n。而且，nMIS285n的漏极与浅n型阱281内形成的n型半导体区域284n通过配线283b而接线，nMIS285n的源极通过配线283c并经由浅p型阱282内形成的p型半导体区域286而连接到接地电位GND，在nMIS285n的栅电极上连接有浮动状态的配线291。

当nMIS285n根据浮动状态的配线291的中间电位而成为导通状态时，流入深n型阱200及浅n型阱281中的正电荷会经由配线283b、nMIS285n的通道、配线283c及p型半导体区域286而朝接地电位GND放电。配线291在有可能会因等离子体放电而导致栅极绝缘膜产生绝缘破坏的步骤更后的步骤中，施加nMIS285n成为断开状态的电位，从而不会造成nMIS285n向其他电路漏电等不良影响。

对本实施形态7的第12例的带电应对电路进行说明。图32表示第12例的带电应对电路的截面示意图。第12例的带电应对电路具有与所述第11例的带电应对电路同样的电路构成，但与所述第11例的带电应对电路的不同点在于，nMIS285n的栅电极与浅p型阱282内形成的p型半导体区域286是通过配线292来进行接线，该配线292是在有可能会因等离子体放电而导致栅极绝缘膜产生绝缘破坏的步骤更后的步骤中形成的。该接线较理想的是通过最上层的配线来进行。这样，通过将nMIS285n的栅电极固定为接地电位GND，而在半导体装置的电路动作时使nMIS285n始终为断开状态，从而不会造成nMIS285n向其他电路漏电等不良影响。

对本实施形态7的第13例的带电应对电路进行说明。所述第1例～第12例的带电应对电路是以深n型阱200内产生的带电为对象的应对电路，但是以深p型阱内产生的带电为对象的应对电路也可以通过将极性反转而同样地形成。即，所述第1例～第12例的带电应对电路中，是在深p型阱200内的彼此不同的区域中形成浅n型阱281与浅p型阱282，在浅p型阱282内形成消除阱间电位差的nMIS285n，并将浅n型阱281作为带电应对用阱，但在第13例的带电应对电路中，是在深n型阱内的彼此不同的区域中形成浅p型阱与浅n型阱，在浅n型阱内形成消除阱间电位差的pMIS，并将浅p型阱作为带电应对用阱。

另外，在说明所述第1不良产生机构时，记载了“由基板1上形成的浅n型阱101内形成的pMIS(未图示)与浅p型阱102内形成的nMIS(未图示)构成的逆变器电路”，具体而言是指如下所述的逆变器电路。

图33表示所述逆变器电路的截面示意图。在基板1的彼此不同的区域中形成有浅n型阱101与浅p型阱102，进而在浅n型阱101内形成有pMIS，在浅p型阱102内形成有nMIS。由这些pMIS及nMIS形成逆变器电路，pMIS的栅电极与nMIS的栅电极彼此接线并处于浮动状态。

以上，根据实施形态具体说明了由本发明者所研发的发明，但是本发明并不限定于所述实施形态，在不脱离其主旨的范围内当然可以实施各种变更。

[工业利用可能性]

本发明可适用于例如通用SOC产品所采用的具有三重阱构造的半导体装置中所应用的有效技术。

Claims

1.一种半导体装置，其特征在于包括：

第1导电型的基板；

与第1导电型不同的第2导电型的深阱，形成在所述基板内；

第1导电型的第1浅阱及第2导电型的第2浅阱，形成在所述深阱内的彼此不同的区域中；以及

逆变器电路，由形成在所述第1浅阱内的第2导电型的第2场效应晶体管及形成在所述第2浅阱内的第1导电型的第1场效应晶体管构成，

所述第1场效应晶体管的第1栅电极及所述第2场效应晶体管的第2栅电极使用第1配线而直接或者间接地与所述基板、具有基板电位的部位、所述深阱、第1导电型的浅阱、第2导电型的浅阱或者电路动作上的特定部位接线，所述第1浅阱使用所述第1配线更下层的第2配线而直接或者间接地与所述基板或者具有基板电位的部位接线，

所述第1配线正上方的绝缘膜上所形成的连接孔的数量，与所述第1配线更下层的配线正上方的绝缘膜上所形成的连接孔的数量相比较少。

2.根据权利要求1所述的半导体装置，其特征在于，所述第1配线是最上层的配线。

3.根据权利要求1所述的半导体装置，其特征在于，所述第2配线是第1层配线。

4.根据权利要求1所述的半导体装置，其特征在于，所述深阱不与所述基板接线。

5.根据权利要求1所述的半导体装置，其特征在于，所述第1场效应晶体管的第1栅电极与所述第2场效应晶体管的第2栅电极通过共同构成所述第1及第2栅电极的同一层的导电性材料而连接。

6.根据权利要求1所述的半导体装置，其特征在于，所述第1场效应晶体管的第1栅电极包含第1导电型的硅膜及硅化物层的层叠膜，所述第2场效应晶体管的第2栅电极包含第2导电型的硅膜及与所述硅化物层为同一层的硅化物层的层叠膜，所述第1场效应晶体管的第1栅电极与所述第2场效应晶体管的第2栅电极通过所述硅化物层而连接。

7.根据权利要求1所述的半导体装置，其特征在于，所述逆变器电路对于电路动作并无贡献。

8.根据权利要求1所述的半导体装置，其特征在于，流入所述深阱或者所述第2浅阱的电荷经由所述第1浅阱及所述第2配线而朝所述基板或者具有基板电位的部位放电。

9.一种半导体装置，其特征在于包括：

第1导电型的基板；

与第1导电型不同的第2导电型的深阱，形成在所述基板内；

第1导电型的第1浅阱，形成在所述基板内的所述深阱以外的区域中；

第2导电型的第2浅阱，形成在所述深阱内；以及

所述第1场效应晶体管的第1栅电极及所述第2场效应晶体管的第2栅电极使用第1配线而直接或者间接地与所述基板、具有基板电位的部位、所述深阱、第1导电型的浅阱、第2导电型的浅阱或者电路动作上的特定部位接线，

10.根据权利要求9所述的半导体装置，其特征在于，所述第1配线是最上层的配线。

11.根据权利要求9所述的半导体装置，其特征在于，所述深阱不与所述基板接线。

12.根据权利要求9所述的半导体装置，其特征在于，所述第1场效应晶体管的第1栅电极与所述第2场效应晶体管的第2栅电极通过共同构成所述第1及第2栅电极的同一层的导电性材料而连接。

13.根据权利要求9所述的半导体装置，其特征在于，所述第1场效应晶体管的第1栅电极包含第1导电型的硅膜及硅化物层的层叠膜，所述第2场效应晶体管的第2栅电极包含第2导电型的硅膜及与所述硅化物层为同一层的硅化物层的层叠膜，所述第1场效应晶体管的第1栅电极与所述第2场效应晶体管的第2栅电极通过所述硅化物层而连接。

14.根据权利要求9所述的半导体装置，其特征在于，所述逆变器电路对于电路动作并无贡献。

15.根据权利要求9所述的半导体装置，其特征在于，流入所述深阱或者所述第2浅阱的电荷经由所述第1浅阱而朝所述基板放电。

16.一种半导体装置，其特征在于包括：

第1导电型的基板；

与第1导电型不同的第2导电型的深阱，形成在所述基板内；

第2导电型的第2浅阱，形成在所述深阱内；

第1导电型的第1浅阱，形成在所述深阱内的所述第2浅阱以外的区域中，且与1个或多个具有基板电位的部位、所述深阱及1个或多个第2导电型的浅阱均不连接；以及

所述第1场效应晶体管的第1栅电极及所述第2场效应晶体管的第2栅电极使用第1配线而直接或者间接地与所述基板、所述1个或多个具有基板电位的部位、所述深阱、第1导电型的浅阱、所述1个或多个第2导电型的浅阱或者电路动作上的特定部位接线，

17.根据权利要求16所述的半导体装置，其特征在于，所述第1配线是最上层的配线。

18.根据权利要求16所述的半导体装置，其特征在于，所述第1场效应晶体管的第1栅电极与所述第2场效应晶体管的第2栅电极通过共同构成所述第1及第2栅电极的同一层的导电性材料而连接。

19.根据权利要求16所述的半导体装置，其特征在于，所述第1场效应晶体管的第1栅电极包含第1导电型的硅膜及硅化物层的层叠膜，所述第2场效应晶体管的第2栅电极包含第2导电型的硅膜及与所述硅化物层为同一层的硅化物层的层叠膜，所述第1场效应晶体管的第1栅电极与所述第2场效应晶体管的第2栅电极通过所述硅化物层而连接。

20.根据权利要求16所述的半导体装置，其特征在于，所述逆变器电路对于电路动作并无贡献。

21.根据权利要求16所述的半导体装置，其特征在于，流入所述第1浅阱的电荷经由所述第2浅阱及所述深阱而朝所述基板放电。

22.一种半导体装置，其特征在于包括：

第1导电型的基板；

与第1导电型不同的第2导电型的深阱，形成在所述基板内；

所述第1场效应晶体管的栅电极及所述第2场效应晶体管的栅电极使用第1配线而直接或者间接地与基板、具有基板电位的部位或者具有电源电位的部位接线，

23.一种半导体装置，其特征在于包括：

第1导电型的基板；

与第1导电型不同的第2导电型的深阱，形成在所述基板内；以及

第1导电型的第1浅阱及第2导电型的第2浅阱，形成在所述深阱内，

所述深阱、所述第1浅阱及所述第2浅阱中的至少一个使用第1配线而直接或者间接地与所述基板或者具有基板电位的部位接线，

24.根据权利要求22或23所述的半导体装置，其特征在于，所述第1配线是最上层的配线。

25.一种半导体装置，其特征在于包括：

第1导电型的基板；

第1导电型的第1浅阱及第2导电型的第2浅阱，形成在所述深阱内的彼此不同的区域中，

所述第2浅阱内的部位与所述基板或者具有基板电位的阱内的部位之间通过第1配线而直接或者间接地连接，

26.一种半导体装置，其特征在于包括：

第1导电型的基板；

与第1导电型不同的第2导电型的深阱，形成在所述基板内；

第2导电型的第2浅阱，形成在所述深阱内；以及

第1导电型的第1浅阱，形成在所述深阱内的所述第2浅阱以外的区域中，且与1个或多个具有基板电位的阱、所述深阱或者1个或多个第2导电型的浅阱均不连接，

所述第1浅阱内的部位与所述基板、所述1个或多个具有基板电位的阱内的部位或者所述1个或多个第2导电型的浅阱内的部位之间通过第1配线而直接或者间接地连接，

27.根据权利要求25或26所述的半导体装置，其特征在于，所述第1配线是最上层的配线。

28.一种半导体装置，其特征在于包括：

第1导电型的基板；

与第1导电型不同的第2导电型的深阱，形成在所述基板内；

第2导电型的场效应晶体管，形成在所述第1浅阱内，

所述场效应晶体管的漏极与所述第2浅阱接线，所述第1浅阱与接地电位接线，所述场效应晶体管的栅电极直接或者间接地与所述第2浅阱接线，而且所述场效应晶体管对应于所述第2浅阱的电荷量而成为导通状态或者断开状态。

29.根据权利要求28所述的半导体装置，其特征在于，所述场效应晶体管使用第1层配线使漏极与所述第2浅阱接线，所述第1浅阱与接地电位接线。

30.根据权利要求28所述的半导体装置，其特征在于，在所述第2浅阱内更包括第1导电型的第1半导体区域，所述第1半导体区域使用第2配线而与所述场效应晶体管的栅电极电性连接。

31.根据权利要求28所述的半导体装置，其特征在于，在所述第2浅阱内更包括第1导电型的第1半导体区域，所述第1半导体区域使用第2配线而与所述场效应晶体管的栅电极电性连接，而且所述第1半导体区域使用所述第2配线更上层的第1配线而与接地电位电性连接。

32.根据权利要求28所述的半导体装置，其特征在于，在所述第2浅阱内更包括第1导电型的第1半导体区域，所述第1半导体区域与所述场效应晶体管的栅电极通过埋入在跨及两者而形成的连接孔内部的插塞电极来接线。

33.根据权利要求28所述的半导体装置，其特征在于，更包括由所述第2浅阱、所述第2浅阱上形成的绝缘膜以及所述绝缘膜上形成的栅极构成的电容元件，所述电容元件的栅极使用第2配线而与所述场效应晶体管的栅电极电性连接。

34.根据权利要求28所述的半导体装置，其特征在于，更包括由所述第2浅阱、所述第2浅阱上形成的绝缘膜以及所述绝缘膜上形成的栅极构成的电容元件，所述电容元件的栅极使用第2配线而与所述场效应晶体管的栅电极电性连接，而且所述电容元件的栅极使用所述第2配线更上层的第1配线而与接地电位电性连接。

35.根据权利要求28所述的半导体装置，其特征在于，

更包括由所述第2浅阱、所述第2浅阱上形成的绝缘膜以及所述绝缘膜上形成的栅极构成的电容元件，所述电容元件的栅极使用第2配线而与所述场效应晶体管的栅电极电性连接，

所述电容元件的栅电容大于所述场效应晶体管的栅电容。

36.根据权利要求28所述的半导体装置，其特征在于，

将所述电容元件的栅电容与所述电容元件的栅极下的所述第2浅阱中形成的耗尽层的电容串联连接所获得的电容，大于所述场效应晶体管的栅电容。

37.根据权利要求28所述的半导体装置，其特征在于，

在所述电容元件的栅极下的所述第2浅阱内形成反转层，所述电容元件的栅电容大于所述场效应晶体管的栅电容。

38.根据权利要求28所述的半导体装置，其特征在于，

在所述第2浅阱内更包括第1导电型的第1半导体区域，所述第1半导体区域使用第2配线而与所述场效应晶体管的栅电极电性连接，

所述第1半导体区域与所述第2浅阱的结电容大于所述场效应晶体管的栅电容。

39.一种半导体装置，其特征在于包括：

第1导电型的基板；

与第1导电型不同的第2导电型的深阱，形成在所述基板内；

第2导电型的场效应晶体管，形成在所述第1浅阱内，

所述场效应晶体管的漏极与所述第2浅阱接线，所述第1浅阱与接地电位接线，所述场效应晶体管的栅电极与浮动状态的配线接线，所述场效应晶体管根据所述浮动状态的配线的中间电位而成为导通状态或者断开状态。

40.根据权利要求39所述的半导体装置，其特征在于，所述场效应晶体管的漏极使用第1层配线而与所述第2浅阱接线，所述第1浅阱与接地电位接线。

41.根据权利要求39所述的半导体装置，其特征在于，所述浮动状态的配线通过所述浮动状态的配线更上层的配线而施加使所述场效应晶体管成为断开状态的电位。

42.根据权利要求39所述的半导体装置，其特征在于，进而使所述场效应晶体管的栅电极使用所述浮动状态的配线更上层的第3配线而与接地电位电性连接。

43.根据权利要求31或34所述的半导体装置，其特征在于，所述第1配线是最上层的配线。

44.根据权利要求30、31或33至38中任一权利要求所述的半导体装置，其特征在于，所述第2配线是第1层配线。

45.根据权利要求42所述的半导体装置，其特征在于，所述第3配线是最上层的配线。