CN217691176U - 双铝铝栅与非门 - Google Patents

Abstract

本实用新型实施例公开一种双铝铝栅与非门。在一具体实施方式中，该双铝铝栅与非门包括：围绕第一N型晶体管和第二N型晶体管的第一衬底环；位于衬底上的第一铝层和第二铝层、及设置在第一铝层与第二铝层之间的绝缘层，第一N型晶体管和第二N型晶体管的栅氧化层延伸并覆盖第一衬底环，第一铝层中，第一连接线电连接第一P型晶体管的栅极与第一N型晶体管的栅极，第二连接线电连接第二P型晶体管的栅极与第二N型晶体管的栅极，第二铝层中，第三连接线电连接第一P型晶体管的漏极、第二P型晶体管的漏极以及第一N型晶体管的漏极。该实施方式通过两层金属连接线、并设置栅氧化层与衬底环的结构关系，提高了抗辐射能力，具有广泛的应用前景。

Description

双铝铝栅与非门

技术领域

本实用新型涉及微电子技术领域。更具体地，涉及一种双铝铝栅与非门。

背景技术

CMOS电路因为功耗低、易于大规模集成等优点成为目前主流的集成电路，其中的与非门器件作为基本逻辑单元被广泛应用于复合逻辑电路中。与非门的具体功能为：当输入信号中至少有一个为低电平信号时，则输出逻辑高电平；当输入均为高电平信号时，则输出为低电平信号。

随着科学技术的发展，尤其是航天技术方面的发展，越来越多的电子设备需要在辐射环境下使用。目前与非门等CMOS器件通常采用单层金属布线的铝栅CMOS工艺，即以单层金属作为电路连接线。虽然现有单铝铝栅工艺相比较同节点的硅栅工艺在抗辐射能力上有所提升，但仍很难满足空间环境下的抗辐射需求，主要原因有三点：一、单铝铝栅工艺条件下，在版图布局时由于铝线无法交叉布局，所以铝线只能采用蛇形走线的方式以及采用有源区“跳线”的方式，有源区“跳线”在辐射环境下会产生漏电，易导致电参数发生变化，甚至会造成电路失效，使其不能正常工作；二、当前与非门在栅氧化层与场氧的边界处形成鸟嘴结构，在总剂量辐射条件下会产生漏电，且随着辐射剂量增大而增大；三、单铝铝栅工艺特征尺寸较大，所涉及产品多为中高压产品，栅氧化层厚度较厚，多在180埃以上，当前CMOS与非门电路多用于5V～7V的中压电路，过厚的栅氧化层在总剂量辐射条件下容易聚集电荷，造成阈值电压偏移效应，严重影响与非门电路性能。

另外，为了保证与非门器件的MOS管中的PN结时刻处于反偏状态，PMOS管的衬底一般连接电源(VDD)，NMOS管的衬底一般连接地(GND)。而按照一般布线规则，通常在MOS管的衬底外围刻蚀衬底接触孔，然后通过铝线将衬底与VDD或GND连接起来。在单铝铝栅工艺中，当有其它信号线需要从衬底外围上经过时，此处的衬底上则不能设置与VDD或GND连接的衬底-铝线接触孔，这可能或造成衬底接触不充分，从而引起MOS管漏电。

因此，随着抗辐射要求不断提高，单铝铝栅工艺越来越无法满足抗辐射可靠性要求，需要研发一种新结构的铝栅与非门，来满足更高的抗辐射要求。

实用新型内容

为了解决以上问题，本实用新型采用下述技术方案：

本实用新型第一方面提供了一种双铝铝栅与非门，包括基于衬底形成的第一P型晶体管、第二P型晶体管、第一N型晶体管和第二N型晶体管，晶体管包括位于衬底中的源/漏区，以及层叠设置在衬底上的栅氧化层以及栅极，还包括：

围绕第一N型晶体管和第二N型晶体管的第一衬底环，第一衬底环是位于衬底中的掺杂区；

位于衬底上的第一铝层和第二铝层、以及设置在第一铝层与第二铝层之间的绝缘层，

其中，

第一N型晶体管和第二N型晶体管的栅氧化层延伸并覆盖第一衬底环，

第一铝层包括第一连接线和第二连接线，其中第一连接线电连接第一P型晶体管的栅极与第一N型晶体管的栅极，第二连接线电连接第二P型晶体管的栅极与第二N型晶体管的栅极，

第二铝层包括第三连接线，第三连接线电连接第一P型晶体管的漏极、第二P型晶体管的漏极以及第一N型晶体管的漏极。

在一些可选的实施例中，在第一P型晶体管和第二P型晶体管中，栅氧化层的厚度为大于等于80埃且小于等于120埃。

在一些可选的实施例中，第一衬底环为形成在衬底中的重掺杂区。

在一些可选的实施例中，绝缘层中设有第一通孔和第二通孔，其中，

第三连接线通过第一通孔与第一P型晶体管的漏极电连接，并通过第二通孔与第一N型晶体管的漏极电连接，

第一连接线在衬底上的正投影与第三连接线在衬底上的正投影交叠。

在一些可选的实施例中，第二铝层还包括第一输入端引线、第二输入端引线和输出端引线，其中，

第一输入端引线和第二输入端引线均位于第二P型晶体管和第二N型晶体管之间，输出端引线位于第一P型晶体管和第一N型晶体管之间。

在一些可选的实施例中，输出端引线通过第二通孔与第一P型晶体管的漏极电连接。

在一些可选的实施例中，绝缘层还设有第三通孔和第四通孔，其中，

第一输入端引线通过第三通孔与第一连接线电连接，

第二输入端引线通过第四通孔与第二连接线电连接，第一输入端引线在衬底上的正投影与第二连接线在衬底上的正投影交叠。

在一些可选的实施例中，第一铝层还包括电源极和地极，其中，

电源极分别与第一P型晶体管的源极和第二P型晶体管的源极电连接，地极与第二N型晶体管的源极电连接。

在一些可选的实施例中，还包括：

围绕第一P型晶体管和第二P型晶体管的第二衬底环，第二衬底环是位于衬底中的掺杂区；

形成在第一衬底环中的多个第一衬底接触孔、多个第二衬底接触孔和多个第三衬底接触孔；

形成在第二衬底环中的多个第四衬底接触孔、多个第五衬底接触孔和多个第六衬底接触孔，

其中，第一衬底接触孔位于第一N型晶体管的漏极一侧，第二衬底接触孔位于第二N型晶体管的源极一侧，第三衬底接触孔位于第一和第二衬底接触孔之间且其排列方向与二者的排列方向垂直，

第四衬底接触孔位于第一P型晶体管的源极一侧，第五衬底接触孔位于第二P型晶体管的源极一侧，第六衬底接触孔位于第三和第四衬底接触孔之间且其排列方向与二者的排列方向垂直。

在一些可选的实施例中，第一铝层还包括第一衬底引线和第二衬底引线，其中，

第一衬底引线通过第一衬底接触孔、第二衬底接触孔和第三衬底接触孔将第一衬底环与地极电连接；

第二衬底引线通过第四衬底接触孔、第五衬底接触孔和第六衬底接触孔将第二衬底环与电源极电连接。

本实用新型的有益效果如下：

本实用新型针对目前现有的问题，提供一种双铝铝栅与非门。该双铝铝栅与非门采用双层金属布线，两层金属布线之间的绝缘层中设有两层金属布线电连接所需的接触孔，从而使得各层金属连接线之间可以发生交叠，能够避免有源区“跳线”，从而避免有源区“跳线”在辐射环境下的漏电。另外，通过设置两个N型晶体管的栅氧化层在衬底上的正投影延伸至围绕二者的第一衬底环中，从而将N型晶体管的源/漏区彻底分隔开，避免总剂量辐射产生的漏电问题，提高了辐射环境下的抗辐射能力，具有广阔的应用前景。

在此基础上，通过将输入端和输出端引线设置于版图的中部区域，不仅使双铝铝栅与非门的版图更为合理，而且可以增加衬底接触孔的数量，使得衬底接触更充分，避免总剂量辐射产生漏电；此外，通过将栅氧化层厚度减薄，减轻总剂量辐射带来的阈值电压漂移影响，进一步避免总剂量辐射产生的漏电问题。

附图说明

下面结合附图对本实用新型的具体实施方式作进一步详细的说明。

图1示出现有技术中与非门的示意性版图；

图2示出根据本申请实施例的双铝铝栅与非门的电路原理图；

图3-图4示出根据本申请一实施例的双铝铝栅与非门的示意性版图；

图5示出根据本申请一实施例的双铝铝栅与非门的部分版图。

具体实施方式

为了更清楚地说明本实用新型，下面结合实施例和附图对本实用新型做进一步的说明。附图中相似的部件以相同或相似的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本实用新型的保护范围。

需要说明的是，本实用新型中“第一”、“第二”和“第三”等序数词并不旨在限定具体的顺序，而仅在于区分各个部分。

本实用新型中的“在……上”、“在……上形成”和“设置在……上”等类似表述可以表示一层直接形成或设置在另一层上，也可以表示一层间接形成或设置在另一层上，即两层之间还存在其它的层。

现有技术中，铝栅与非门多采用单铝结构，即采用单层铝布线。如图1所示，图中上半部分示出的两个晶体管为并联连接的PMOS，下半部分示出的两个晶体管为串联连接的NMOS。两个PMOS中，第一PMOS和第二PMOS的源极和衬底通过铝线连接至电源极VDD，其中衬底通过衬底接触孔经由铝线连接至电源极VDD，第一PMOS的漏极与第二PMOS的漏极通过共用的电极电连接。两个NMOS中，第二NMOS的源极和衬底通过铝线连接至地极GND，其中衬底通过衬底接触孔经由铝线连接至地极GND。第一NMOS的源极和第二NMOS的漏极通过共用的电极电连接。第一PMOS的漏极和第二PMOS的漏极、以及第一NMOS的漏极通过有源区“跳线”电连接，并引出输出端引线；第一PMOS的栅极和第一NMOS的栅极电连接并通过输出端引线1引出；第二PMOS的栅极和第二NMOS的栅极电连接并通过输出端引线2引出。

因为传统铝栅与非门采用单层铝布线，即连接线包括连接各晶体管的连接线、输入端引线、输出端引线、以及衬底接触孔与电源极VDD或地极GND的连接线均采用同层金属布线。参照图1可知，为了避免同层金属之间发生短接，第一/第二PMOS的漏极与第一NMOS的漏极间的连接线需要采用有源区“跳线”的方式，而在辐射环境下有源区“跳线”将产生漏电，同时增大了有源区的面积，增大器件尺寸，此外有源区“跳线”往往会产生寄生电阻和寄生电容；同时，因为衬底接触孔的连接线与引出到与非门外围的输入端/输出端引线为同层金属，则在输入端引线1和2、以及输出端引线穿过的区域不能设置衬底接触孔，从而导致衬底接触不充分，辐射环境下容易引起漏电；此外，尽管未示出，在栅氧化层与场氧的边界处形成的“鸟嘴”结构，当NMOS的源漏两端存在电势差时，总剂量辐射会造成栅极阈值电压漂移，鸟嘴处寄生的MOS结构会更加敏感，更容易导通，从而产生漏电，且漏电随着辐射剂量增大而增大。

基于以上问题，本实用新型的实施例提供了一种双铝铝栅与非门，包括基于衬底形成的四个晶体管，即两个P型晶体管(分别记为第一P型晶体管和第二P型晶体管)和两个N型晶体管(分别记为第一N型晶体管和第二N型晶体管)，每个晶体管均包括位于衬底中的源/漏区(即源区和漏区的统称)以及位于衬底上的栅氧化层和栅极，其中栅氧化层位于源区和漏区之间，栅极与栅氧化层层叠设置。此外，还包括：第一衬底环、第一铝层、第二铝层、以及设置在第一铝层与第二铝层之间的绝缘层，其中：

第一衬底环是位于衬底中的掺杂区，且围绕两个N型晶体管设置；两个N型晶体管的栅氧化层延伸覆盖第一衬底环；

第一铝层包括第一连接线和第二连接线，其中第一连接线电连接第一P型晶体管的栅极与第一N型晶体管的栅极，第二晶体管电连接第二P型晶体管的栅极与第二N型晶体管的栅极；

第二铝层包括第三连接线，第三连接线电连接第一P型晶体管的漏极、第二P型晶体管的漏极以及第一N型晶体管的漏极。

本实施例提供的双铝铝栅与非门，其金属布线包括通过绝缘层隔离的第一铝层和第二铝层，其中第一铝层将第一P型晶体管的栅极与第一N型晶体管的栅极电连接，并将第二P型晶体管的栅极与第二N型晶体管的栅极电连接；第二铝层用作连接第一P型晶体管的漏极、第二P型晶体管的漏极以及第一N型晶体管的漏极的连接线，从而使得各层金属连接线可以根据PMOS和NMOS的布局分别布置，两层金属线在衬底上的正投影可以发生交叠，从而可以避免使用有源区“跳线”，进而避免在辐射环境下的漏电，同时缩短了信号线长度，不必占用源/漏区面积进行金属布线，从而减小了源/漏区面积。另外，由于两个N型晶体管的栅氧化层延伸至覆盖围绕二者的第一衬底环，从而将N型晶体管的源区跟漏区彻底分隔开，避免总剂量辐射产生的漏电问题，提高了与非门的抗辐射能力。

如前述，与非门包括两个P型晶体管和两个N型晶体管。参照图2，两个P型晶体管MP1和MP2并联，两个N型晶体管MN1和MN2串联。其中，第一P型晶体管MP1的栅极G与第一N型晶体管MN1的栅极G电连接在一起并引出第一输入端A，第二P型晶体管MP2的栅极G与第二N型晶体管MN2的栅极G电连接在一起并引出第二输入端B。第一P型晶体管MP1的源极S和第二P型晶体管MP2的源极S均与电源极VDD电连接，第一P型晶体管MP1的漏极S、第二P型晶体管MP2的漏极D与第一N型晶体管MN1的漏极D电连接在一起引出输出端Out，第一N型晶体管MN1的源极S与第二N型晶体管MN2的漏极D电连接，第二N型晶体管MN2的源极S与地极GND电连接。

需要说明的是，与非门为上述四个晶体管的串并联，因此无法从单一视角的剖视图中同时示出各个晶体管之间的详细连接关系，下文中将基于版图示出与非门的具体结构和层间关系。为了清楚标示出各部分结构，在附图中将一个实施例的双铝铝栅与非门的版图分为图3至图5三幅图来分别对不同的结构区域进行说明，其中图5为部分版图。下面参照图3至图5详细描述本申请实施例的双铝铝栅与非门的具体结构。

参照图3所示，双铝铝栅与非门包括第一P型晶体管MP1、第二P型晶体管MP2、第一N型晶体管MN1和第二N型晶体管MN2。具体而言，每个晶体管都包括形成于衬底中的源区和漏区，以及形成于衬底表面且位于源/漏区之间的栅极，且栅极与衬底之间通过栅氧化层隔开，栅氧化层具体可以是二氧化硅层。当然在衬底中还形成有阱区，P型晶体管或N型晶体管的源/漏区位于阱区中。各晶体管具体电路连接关系可参考图2以及前文，第一P型晶体管MP1和第二P型晶体管MP2并联，第一N型晶体管MN1和第二N型晶体管MN2串联。在本申请中，衬底的材料可以为硅、碳化硅、氮化镓等半导体领域常用的衬底材料。第一P型晶体管MP1、第二P型晶体管MP2、第一N型晶体管MN1以及第二N型晶体管MN2的栅极的材料为铝。

其中，在图3上半部分的虚线框中，右边的晶体管为第一P型晶体管MP1，左边的晶体管为第二P型晶体管MP2，第一P型晶体管MP1的漏极和第二P型晶体管MP2的漏极通过共用而电连接在一起。在图3下半部分的虚线框中，右边的晶体管为第一N型晶体管MN1，左边的晶体管为第二N型晶体管MN2，第一N型晶体管MN1的源极和第二N型晶体管MN2的漏极通过共用而电连接在一起。

本领域技术人员可以理解，可以在绝缘介质层中设置通孔，并且通孔在衬底上的正投影与第一P型晶体管MP1的漏区和第二P型晶体管MP2的漏区在衬底上的正投影交叠，通过在通孔中淀积铝而形成铝塞，一方面保持了第一P型晶体管MP1和第二P型晶体管MP2的漏区一致性，另一方面将第一P型晶体管MP1的漏极和第二P型晶体管MP2的漏极的电极共同引出。第一N型晶体管MN1的源极和第二N型晶体管MN2的漏极之间的电极共用方式同理，在此不作赘述。各晶体管的栅极、源极以及漏极采用相同材料、同一步工艺同层时形成。即，采用铝材料在同一层经一次图案化形成各晶体管的栅极、源极以及漏极。

在本申请中，衬底还包括围绕第一N型晶体管MN1和第二N型晶体管MN2的第一衬底环Cir1。该第一衬底环Cir1为形成在衬底中的重掺杂区，其掺杂浓度具体可以与源/漏区掺杂浓度一致，掺杂类型与衬底的掺杂类型一致。特别地，本申请的实施例中，第一N型晶体管MN1和第二N型晶体管MN2的栅氧化层延伸至覆盖第一衬底环，即该栅氧化层在衬底上的正投影与第一衬底环在衬底上的正投影存在部分交叠。

通过该设置，使得第一N型晶体管MN1以及第二N型晶体管MN2的源区与漏区被彻底隔开，从而避免鸟嘴处寄生晶体管因阈值电压漂移效应导通，也就避免源漏极间存在电势差而形成漏电流，从而解决鸟嘴处漏电问题。

还需要注意的是，与非门在辐射环境中存在总剂量辐射效应，且当辐射剂量不断增大时，与非门中的栅氧化层中将积累大量正电荷，这会导致阈值电压向负方向漂移，当栅氧化层中积累的正电荷增多时，阈值电压将会向负方向偏移更多，甚至变为负数，对于两个NMOS来说，阈值电压漂移将引起亚阈值区的漏电流增加，辐射总剂量越大，漏电流会比辐射前的电流大好几个量级，导致与非门中的NMOS提前开启，导致漏电，进一步造成器件性能退化甚至失效。随着栅氧化层厚度的增长，缺陷、空洞会不断增多，在总剂量辐射环境中，辐射产生的带电粒子会进入到空洞中，进而造成阈值电压漂移。

考虑到以上问题，在本申请的实施例中，第一P型晶体管MP1、第二P型晶体管MP2、第一N型晶体管MN1以及第二N型晶体管MN2中的栅氧化层的厚度减薄为大于等于80埃且小于等于120埃。

实践表明，当将栅氧化层厚度减薄到80埃至120埃，既可以满足器件耐压需求，又可以最大程度的降低总剂量辐射带来的阈值电压偏移影响。通过该设置，提高了栅氧化层的致密性，减少空洞，可以减小辐射在栅氧化层中积累的电荷数量，减小阈值电压的漂移量，减轻第一N型晶体管MN1和第二N型晶体管MN2的性能退化。

另一方面，本申请的实施例中，双铝铝栅与非门的金属布线层包括第一铝层和第二铝层，第一铝层和第二铝层之间通过绝缘层电隔离。

其中，第一铝层和第二铝层均可以通过蒸发或溅射后再进行图案化的工艺形成。本申请并不旨在限制绝缘层的层数与材料。绝缘层可以包括氧化硅层、氮化硅层和氮氧化硅层中的至少一层。

具体地，参照图3所示，第一铝层包括电连接第一P型晶体管MP1的栅极与第一N型晶体管MN1的栅极的第一连接线；和电连接第二P型晶体管MP2的栅极与第二N型晶体管MN2的栅极的第二连接线；第二铝层包括电连接第一P型晶体管MP1的漏极、第二P型晶体管MP2的漏极以及第一N型晶体管MN1的漏极的第三连接线。

在本实施例中，通过由绝缘层隔离开的第一铝层和第二铝层，从而利用双层金属布线的优势简化布线结构，具体通过将第一铝层用作连接栅极的连接线，第二铝层用作连接第一P型晶体管MP1的漏极、第二P型晶体管MP2的漏极和第一N型晶体管MN1的漏极的连接线，并且通过第二铝层与第一铝层形成跳线取代有源区跳线，提高了金属布线层的设计自由度，并且由于不再占用源/漏区的面积进行金属布线，因此也减小了器件尺寸，此外由于缩短了金属连接线的长度，使其更利于器件集成，减小了寄生电阻，减小了节点电容，提高了产品运行速度。

本实施例中，第一铝层和第二铝层之间可以通过位于绝缘层中的通孔实现电连接。具体地，参照图4所示，绝缘层中设有第一通孔TK1和第二通孔TK2，其中第一P型晶体管MP1的漏极在衬底上的正投影覆盖第一通孔TK1在衬底上的正投影，第一N型晶体管MN1的漏极在衬底上的正投影覆盖第二通孔TK2在衬底上的正投影，第三连接线通过第一通孔TK1与第一P型晶体管MP1的漏极电连接，并通过第二通孔TK2与第一N型晶体管MN1的漏极电连接，第一连接线在衬底上的正投影与第三连接线在衬底上的正投影交叠。通过该设置，第一铝层的第一连接线与第二铝层的第三连接线之间形成了金属跳线，相比于以有源区形成跳线的方式，能够避免在辐射环境下有源区“跳线”导致的漏电问题。同时，通过形成金属跳线，降低了与非门中有源区尺寸，提高了器件集成度，且金属跳线的电阻率小于有源区的电阻率，寄生电阻更小。

继续参照图4所示，第二铝层还包括第一输入端引线Line_A、第二输入端引线Line_B和输出端引线Line_out。第一输入端引线Line_A和第二输入端引线Line_B位于第二P型晶体管MP2和第二N型晶体管MN2之间，输出端引线Line_out位于第一P型晶体管MP1和第一N型晶体管MP1之间。

具体地，输出端引线Line_out通过第一通孔TK1与第一P型晶体管MP1和第二P型晶体管MP2的漏极电连接。此外，绝缘层中还设有第三通孔TK3和第四通孔TK4，其中第一连接线在衬底上的正投影覆盖第三通孔TK3在衬底上的正投影，第二连接线在衬底上的正投影覆盖第四通孔TK4在衬底上的正投影，第一输入端引线Line_A通过第三通孔TK3与第一连接线电连接，并且第一输入端引线Line_A在衬底上的正投影与第二连接线在衬底上的正投影交叠，第四子部中用作第二输入端引线Line_B的部分通过第四通孔TK4与第二子部电连接。

以上设置，通过第二铝层用作第一输入端引线Line_A、第二输入端引线Line_B和输出端引线Line_out，从而可以使得第一输入端引线Line_A在衬底上的正投影与第一铝层中连接第二P型晶体管MP2的栅极和第二N型晶体管MN2的栅极的第二子部在衬底上的正投影交叠，并且输出端引线Line_out直接通过第二通孔TK2与第一P型晶体管MP1的漏极电连接，能够实现将第一输入端引线Line_A、第二输入端引线Line_B和输出端引线Line_out设置在两组晶体管之间，减小了与非门的尺寸，便于集成。

可选地，参照图5所示，第一铝层还包括电源极VDD和地极GND，其中，电源极VDD与第一P型晶体管MP1和第二P型晶体管MP2的源极电连接，地极GND与第二N型晶体管MN2的源极电连接。

继续参照图5所示，双铝铝栅与非门除了包括第一衬底环Cir1之外，还进一步包括：围绕第一P型晶体管MP1和第二P型晶体管MP2的第二衬底环Cir2，第二衬底环Cir2同样可以是形成于衬底中的掺杂区。在第一衬底环Cir1中形成有多个第一衬底接触孔CK1、多个第二衬底接触孔CK2和多个第三衬底接触孔CK3，在第二衬底环Cir2中形成有多个第四衬底接触孔CK4、多个第五衬底接触孔CK5和多个第六衬底接触孔CK6。

其中，多个第一衬底接触孔CK1按列排列(即沿图5中纵向排列，平行于栅氧化层的延伸方向)，并位于第一N型晶体管MN1的漏极一侧；多个第二衬底接触孔CK2按列排列，并位于第二N型晶体管MN2的源极一侧；多个第三衬底接触孔CK3位于第一衬底接触孔CK1和第二衬底接触孔CK3之间，且第三衬底接触孔CK3的排列方向分别与第一衬底接触孔CK1和第二衬底接触孔CK2的排列方向垂直，即多个第三衬底接触孔CK3沿图5中横向排列，并垂直于栅氧化层的延伸方向；多个第四衬底接触孔CK4按列排列，并位于第一P型晶体管MP1的源极一侧；多个第五衬底接触孔CK5按列排列，并位于第二P型晶体管MP2的源极一侧；多个第六接触孔CK6位于第四衬底接触孔CK4和第五衬底接触孔CK5之间，第六接触孔CK6的排列方向分别与第四衬底接触孔CK4和第五衬底接触孔CK5的排列方向垂直。

继续参照图5所示，第一铝层还包括第一衬底引线和第二衬底引线，其中第一衬底引线通过第一衬底接触孔CK1、第二衬底接触孔CK2和第三衬底接触孔CK3将第一衬底环与地极GND电连接，第二衬底引线通过第四衬底接触孔CK4、第五衬底接触孔CK5和第六衬底接触孔CK6将第二衬底环与电源极VDD电连接。

以上设置，因为设置第一铝层和第二铝层，尤其是第一输入端引线Line_A、第二输入端引线Line_B和输出端引线Line_out能够设置在版图的中间区域，比如图4-图5所示的版图中，两个PMOS晶体管设置于版图上方，两个NMOS晶体管设置于版图下方，而上述输入端/输出端引线则设置于版图的中间区域，即，两个PMOS晶体管和两个NMOS晶体管之间的区域，而非像现有技术中的输入端/输出端设置于版图上下两端(参考图1)，使得可以在第一衬底接触孔CK1和第二衬底接触孔CK2之间设置第三衬底接触孔CK3，在第四衬底接触孔CK4与第五衬底接触孔CK5之间设置第六衬底接触孔CK6，相对于现有技术可以增加衬底接触孔的数量，从而能够与第一衬底引线和第二衬底引线充分电连接，使得在给衬底连接电位时可以使衬底接触更均匀充分，减小衬底寄生电阻，从而抑制单粒子闩锁效应，进一步提高抗辐射能力。

本实用新型针对目前现有的问题，提供一种双铝铝栅与非门。该双铝铝栅与非门采用双层金属布线，两层金属布线之间的绝缘层中设有两层金属布线电连接所需的接触孔，从而使得各层金属连接线之间可以发生交叠，能够避免有源区“跳线”，从而避免因有源区“跳线”导致的辐射环境下漏电的问题。另外，通过设置两个N型晶体管的栅氧化层延伸至覆盖围绕二者的第一衬底环中，从而将N型晶体管的源/漏区彻底分隔开，避免总剂量辐射产生的漏电问题，提高了辐射环境下的抗辐射能力，具有广阔的应用前景。

显然，本实用新型的上述实施例仅仅是为清楚地说明本实用新型所作的举例，而并非是对本实用新型的实施方式的限定，对于本领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本实用新型的技术方案所引伸出的显而易见的变化或变动仍处于本实用新型的保护范围之列。

Claims (10)

1.一种双铝铝栅与非门，包括基于衬底形成的第一P型晶体管、第二P型晶体管、第一N型晶体管和第二N型晶体管，所述晶体管包括位于衬底中的源/漏区，以及层叠设置在衬底上的栅氧化层以及栅极，其特征在于，还包括：

围绕所述第一N型晶体管和所述第二N型晶体管的第一衬底环，所述第一衬底环是位于所述衬底中的掺杂区；

位于衬底上的第一铝层和第二铝层、以及设置在所述第一铝层与所述第二铝层之间的绝缘层，

其中，

所述第一N型晶体管和所述第二N型晶体管的栅氧化层延伸并覆盖所述第一衬底环，

所述第一铝层包括第一连接线和第二连接线，其中所述第一连接线电连接所述第一P型晶体管的栅极与所述第一N型晶体管的栅极，所述第二连接线电连接第二P型晶体管的栅极与第二N型晶体管的栅极，

所述第二铝层包括第三连接线，所述第三连接线电连接所述第一P型晶体管的漏极、所述第二P型晶体管的漏极以及所述第一N型晶体管的漏极。

2.根据权利要求1所述的双铝铝栅与非门，其特征在于，在所述第一P型晶体管和所述第二P型晶体管中，栅氧化层的厚度为大于等于80埃且小于等于120埃。

3.根据权利要求1所述的双铝铝栅与非门，其特征在于，所述第一衬底环为形成在所述衬底中的重掺杂区。

4.根据权利要求1所述的双铝铝栅与非门，其特征在于，所述绝缘层中设有第一通孔和第二通孔，其中，

所述第三连接线通过所述第一通孔与所述第一P型晶体管的漏极电连接，并通过所述第二通孔与所述第一N型晶体管的漏极电连接，

所述第一连接线在所述衬底上的正投影与所述第三连接线在所述衬底上的正投影交叠。

5.根据权利要求4所述的双铝铝栅与非门，其特征在于，所述第二铝层还包括第一输入端引线、第二输入端引线和输出端引线，其中，

所述第一输入端引线和所述第二输入端引线均位于所述第二P型晶体管和所述第二N型晶体管之间，所述输出端引线位于所述第一P型晶体管和所述第一N型晶体管之间。

6.根据权利要求5所述的双铝铝栅与非门，其特征在于，所述输出端引线通过所述第二通孔与所述第一P型晶体管的漏极电连接。

7.根据权利要求5所述的双铝铝栅与非门，其特征在于，所述绝缘层还设有第三通孔和第四通孔，其中，

所述第一输入端引线通过所述第三通孔与所述第一连接线电连接，

所述第二输入端引线通过所述第四通孔与所述第二连接线电连接，所述第一输入端引线在所述衬底上的正投影与所述第二连接线在所述衬底上的正投影交叠。

8.根据权利要求1所述的双铝铝栅与非门，其特征在于，所述第一铝层还包括电源极和地极，其中，

所述电源极分别与所述第一P型晶体管的源极和所述第二P型晶体管的源极电连接，所述地极与所述第二N型晶体管的源极电连接。

9.根据权利要求8所述的双铝铝栅与非门，其特征在于，还包括：

围绕所述第一P型晶体管和所述第二P型晶体管的第二衬底环，所述第二衬底环是位于所述衬底中的掺杂区；

形成在所述第一衬底环中的多个第一衬底接触孔、多个第二衬底接触孔和多个第三衬底接触孔；

形成在所述第二衬底环中的多个第四衬底接触孔、多个第五衬底接触孔和多个第六衬底接触孔，

其中，所述第一衬底接触孔位于所述第一N型晶体管的漏极一侧，所述第二衬底接触孔位于所述第二N型晶体管的源极一侧，所述第三衬底接触孔位于所述第一和第二衬底接触孔之间且其排列方向与二者的排列方向垂直，

所述第四衬底接触孔位于所述第一P型晶体管的源极一侧，所述第五衬底接触孔位于所述第二P型晶体管的源极一侧，所述第六衬底接触孔位于所述第三和第四衬底接触孔之间且其排列方向与二者的排列方向垂直。

10.根据权利要求9所述的双铝铝栅与非门，其特征在于，所述第一铝层还包括第一衬底引线和第二衬底引线，其中，

所述第一衬底引线通过所述第一衬底接触孔、所述第二衬底接触孔和所述第三衬底接触孔将所述第一衬底环与所述地极电连接；

所述第二衬底引线通过所述第四衬底接触孔、所述第五衬底接触孔和所述第六衬底接触孔将所述第二衬底环与所述电源极电连接。

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