CN102779806B - 为拼接单元加入去耦功能 - Google Patents

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Abstract

拼接单元，包括：阱区域；阱区域上的阱拾取区域；VDD导电轨；VSS导电轨；以及第一MOS电容器，电容器包括作为第一电容器极板的第一栅电极线，以及作为第二电容器极板的部分的第一阱拾取区域，其中第一电容器极板和第二电容器极板中的一个连接至VDD导电轨，并且第一电容器极板和第二电容器极板中的另一个连接到VSS导电轨。本发明还提供了为拼接单元加入去耦功能。

Description

为拼接单元加入去耦功能
技术领域
本发明涉及半导体领域，更具体地，本发明涉及一种为拼接单元加入去耦功能的方法。
背景技术
拼接单元通常用在集成电路设计中。拼接单元提供晶体管的主体偏置并且具有防止集成电路的不期望的闩锁效应的功能，闩锁效应由集成电路的寄生双极型晶体管导致。通过拼接单元，n-阱区域连接至VDD导电轨，且p-阱区域或p-型基板连接至VSS导电轨，VSS导电轨是电接地的。分别将阱区域和基板区域连接至VDD导电轨和VSS导电轨可以导致基板电阻的降低，和集成电路中不期望的正反馈的降低。
由于改进均匀性和器件性能的原因，向拼接单元中加入伪栅电极(伪多晶硅线)。这导致了拼接单元的芯片面积利用率的不利地增加。由于拼接单元需要相互隔开合适的距离来放置，因此集成电路可能包括许多拼接单元。因此，由伪栅电极导致的芯片-面积损失很大。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种电路，包括：拼接单元，包括：阱区域；所述阱区域的第一阱拾取区域；VDD导电轨；VSS导电轨；以及第一MOS电容器，所述电容器包括作为第一电容器极板的第一栅电极线，以及作为第二电容器极板的部分的所述第一阱拾取区域，其中所述第一电容器极板和所述第二电容器极板中的一个连接至所述VDD导电轨，并且所述第一电容器极板和所述第二电容器极板中的另一个连接到所述VSS导电轨。
在该电路中，所述拼接单元不包括任何不作为MOS电容器的晶体管。
在该电路中，所述阱区域是n-阱区域，并且其中，所述第一栅电极线连接至所述VSS导电轨，并且所述第一阱拾取区域连接至所述VDD导电轨。
在该电路中，所述拼接单元还包括：p-阱区域；以及第二MOS电容器，其中，第二栅电极线和p阱区域的第二阱拾取区域作为所述第二MOS电容器的电容器极板，并且其中，所述第二MOS电容器的所述电容器极板连接至所述VDD导电轨和所述VSS导电轨。
在该电路中，所述阱区域是p-阱区域，并且其中，所述第一栅电极线连接至所述VDD导电轨，并且所述第一阱拾取区域连接至所述VSS导电轨。
在该电路中，还包括：第二MOS电容器，所述第二MOS电容器包括作为电容器极板的第二栅电极线和所述阱区域的第二阱拾取区域，其中，所述第一栅电极线和所述第二栅电极线是互连的，并且其中，所述第一阱拾取区域和所述第二阱拾取区域是互连的。
在该电路中，所述第一MOS电容器还包括：所述阱区域的第二阱拾取区域，其中，所述第一阱拾取区域和所述第二阱拾取区域在所述第一栅电极线的相对侧上，并且其中，所述第二阱拾取区域形成所述第二电容器极板的另外的部分。
在该电路中，所述拼接单元还包括：伪栅电极线，平行于所述第一栅电极线。
在该电路中，还包括：多个拼接单元，与所述拼接单元相同。
在该电路中，所述多个拼接单元和所述拼接单元位于同一单元行中。
根据本发明的另一方面，提供了一种电路，包括：拼接单元，包括：n-阱区域；第一栅电极，位于所述n-阱区域上方；以及所述n-阱区域的第一阱拾取区域，位于所述第一栅电极相对侧上，其中，所述第一栅电极和所述第一阱拾取区域形成第一去耦电容器，其中，所述第一栅电极连接至所述VSS导电轨，并且所述第一阱拾取区域互连且连接至所述VDD导电轨。
在该电路中，所述拼接单元还包括：p-阱区域；第二栅电极，位于所述p-阱区域上方；以及所述p-阱区域的第二阱拾取区域，位于所述第二栅电极相对侧上，其中，所述第二栅电极和所述第二阱拾取区域形成第二去耦电容器，其中，所述第二栅电极连接至VDD导电轨，并且所述第二阱拾取区域互连且连接至VSS导电轨。
在该电路中，所述拼接单元还包括：伪栅电极线，平行于所述第一栅电极。
在该电路中，存在形成在所述伪栅电极线的第一侧上的阱拾取区域，并且没有阱拾取区域形成在所述伪栅电极线的第二侧上，并且其中，所述第一侧和所述第二侧是相对于所述伪栅电极线的相对侧。
在该电路中，所述拼接单元还包括：第二栅电极线和所述n-阱区域的第二阱拾取区域，处于所述第二栅电极线相对侧上，其中，所述第一栅电极和所述第二栅电极是互连的，并且其中，所述第一阱拾取区域和所述第二阱拾取区域是互连的。
在该电路中，还包括：多个拼接单元，与所述拼接单元相同。
根据本发明的又一方面，提供了一种电路，包括：拼接单元，包括：VDD导电轨；VSS导电轨；第一去耦电容器，包括：n-阱区域；第一栅电极，在所述n-阱区域上方延伸，并且连接至所述VSS导电轨；以及第一阱拾取区域，位于所述n-阱区域上，并且位于所述第一栅电极相对侧上，其中，所述第一阱拾取区域连接至所述VDD导电轨；以及第二去耦电容器，包括：p-阱区域；第二栅电极，在所述p-阱区域上方延伸，并且连接至所述VDD导电轨；以及第二阱拾取区域，位于所述p-阱区域上，并且位于所述第二栅电极相对侧上，其中，所述第二阱拾取区域连接至所述VSS导电轨。
在该电路中，所述拼接单元还包括：第三栅电极和位于所述第三栅电极的相对侧上的所述n-阱区域的第三阱拾取区域，其中，所述第一栅电极和所述第三栅电极是互连的，并且其中，所述第一阱拾取区域和所述第三阱拾取区域是互连的。
在该电路中，还包括：多个拼接单元，与所述拼接单元相同，其中，所述多个拼接单元与所述拼接单元位于同一单元行中。
在该电路中，在所述拼接单元中，所有直接位于所述n-阱区域上方的阱拾取区域都连接至所述VDD导电轨，所有直接位于所述p-阱区域上方的阱拾取区域都连接至所述VSS导电轨，并且其中，所述拼接单元还包括：多个栅电极线，相互平行，其中，所述多个栅电极线以交替图案连接至所述VDD导电轨和所述VSS导电轨。
附图说明
为了全面理解本公开及其优点，现在结合附图进行以下描述作为参考，其中：
图1示出了根据实施例的集成电路的布局，其中该集成电路包括拼接单元，拼接单元包括去耦电容器；
图2示出了图1中所示结构的示意性横截面图，其中该横截面图包括由n-阱拾取(pickup)区域和相应的栅电极形成的去耦电容器；
图3示出了图1中所示结构的示意性横截面图，其中该横截面图包括由p-阱拾取区域和相应的栅电极形成的去耦电容器；
图4示意性地示出了包括多行单元的集成电路，其中包括拼接单元。
具体实施方式
下面，详细讨论本发明实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅是示意性的，而不用于限制本公开的范围。
根据实施例提供了一种包括去耦电容器的拼接单元(tap cell)。随后讨论了实施例的变化和操作。在所有的各个视图和示意性实施例中，相似的参考标号表示相似的部件。
图1示出了集成电路的示例性布局，其中示出了单元行的一部分。一单元行包括单元20，22和24。单元20，22和24是可以预构建和保存在设计库中的标准单元，而且单元20，22和24用于通过放置和布线步骤而形成说明性集成电路。单元20和24代表具有逻辑功能的逻辑单元，并且可以是反相器单元、NAND栅极单元、多路复用器等。单元22是用于分别将n-阱区域26和p-阱区域(或p-基板)28连接到VDD导电轨30和VSS导电轨40的拼接单元。VDD导电轨30和VSS导电轨40中的每一个都包括延伸到拼接单元22以及单元20和24每一个中的部分。VDD导电轨30和VSS导电轨40可以位于金属层中，该金属层可以是例如底部金属层(M1)。
在实施例中，说明性的行包括n-阱区域26和p-阱区域(或p-基板)28。单元行包括多条栅电极线50(包括50A1、50A2、和50B)。栅电极线50可以由多晶硅形成，因此在本文中还可以称作POLY线50，然而，栅电极线50也可以由其他导电材料诸如金属、金属合金、金属硅化物等形成。在实施例中，拼接单元22中的所有POLY线50都是相互平行的并且具有均匀的间距(pitch)或不均匀的间距。而且，在整个行中，POLY线50相互平行，并且可以具有均匀的间距。
N-阱拾取区域54形成在n-阱区域26中，并且可以被隔离区域56包围，在一些实施例中，隔离区域56可以是浅沟槽隔离区域。用诸如磷、砷等的n-型杂质重掺杂n-阱拾取区域54。p-阱拾取区域58形成在p-阱区域28中，并且可以被隔离区域56包围，用诸如硼、铟等的p-型杂质重掺杂P-阱拾取区域58。在所述实施例中，术语“重掺杂”表示约1019/cm3以上的杂质浓度。然而，本领域的技术人员将认识到“重掺杂”是取决于具体器件类型、技术代、最小元件尺寸等的专门术语。因此，意在根据所评价的技术解释该术语，而且该术语不限于所描述的实施例。
接触塞60(例如通过金属点动器(jog)62)将n-阱拾取区域54电连接到VDD导电轨30，接触塞60是可以与VDD导电轨30形成在同一金属层中的金属线/焊盘。接触塞70(例如通过金属点动器72)将p-阱拾取区域58电连接到VSS导电轨40，接触塞70可以与VSS导电轨40形成在同一金属层中。而且，接触塞64(例如通过金属点动器62)将POLY线50A1电连接到VDD导电轨30，并且接触塞74(例如通过金属点动器72)将POLY线50A2电连接到VSS导电轨40。
图2示出了图1所示出的结构的部分的示意性横截面图，其中该横截面图通过图1中的平面剖切线2-2获得。可以通过将n-型杂质注入到n-阱区域26中形成n-阱拾取区域54(N+)区域。因此，n-阱拾取区域54延伸到n-阱区域26中。示出了栅电极50A1连接至n-阱拾取区域54。而且，n-阱拾取区域54是互连的并且连接至VDD导电轨30。然而，栅电极50A2连接至VSS导电轨40。因此，形成了去耦MOS电容器66，其中，去耦MOS电容器可以包括并联连接的多个子电容器。每个栅电极50A2作为子电容器之一的一个电容器极板。直接位于栅电极50A2下方的n-阱拾取区域54和沟道区域55作为子电容器的另一个电容器极板。
图3示出了图1所示出的结构的部分的示意性横截面图，其中该横截面图通过图1中的平面剖切线3-3获得。可以通过将p-型杂质注入到p-阱区域28中形成p-阱拾取区域58(P+)区域。因此，p-阱拾取区域58延伸到p-阱区域28中。示出了栅电极50A1连接至VDD导电轨30。在一些实施例中，存在多个栅电极50A1，而且该多个栅电极50A1可以是互连的。p-阱拾取区域58是互连的，并且p-阱拾取区域58和栅电极A2连接至VSS导电轨40。因此，形成了去耦MOS电容器76，其中去耦MOS电容器76可以包括并联连接的多个子电容器(尽管示出了一个)。每个栅电极50A1作为每个子电容器的一个电容器极板。直接位于栅电极50A1下方的p-阱拾取区域58和相应的沟道区域57作为子电容器的另一个电容器极板。
再次参考图1，在实施例中，POLY线50B是电浮动(electrically floating)的伪POLY线(该伪POLY线可以由例如多晶硅或者金属形成)。在相应的伪POLY线50B的一侧上而不在另一侧上可以存在有拾取区域54或58。分别与VDD导电轨30和VSS导电轨40连接的POLY线50A1和50A2可以以诸如GPG图案的交替图案进行放置，其中字母“G”代表POLY线50A2，而字母“P”代表POLY线50A1。在可选实施例中，POLY线50A1和50A2可以以任何其他图案进行放置，比如GGP、GPP、GPGPG、GGPPP等。而且，伪POLY线50B可以插入到拼接单元22中的任何POLY线50A1和50A2之间。在实施例中，如图1所示，拼接单元22可以不包括没有起到MOS电容器作用的其他集成电路器件，比如电阻器和晶体管。
图4示出了设置成两行(称为行1和行2)的多个单元。由于拼接单元22是标准单元，因此包括多行单元的集成电路可以包括多个与单元22相同的拼接单元。集成电路还可以包括与说明性的拼接单元22不同的其他拼接单元，但是还包括与分别在图2和图3中示出的MOS电容器66和76类似的去耦MOS电容器。而且，单元行可以包括多个与单元22相同的拼接单元。在实施例中，拼接单元22可以在包括多行和/或多列标准单元的电路中形成列(或行)。而且，相邻拼接单元22的VDD导电轨30可以合并，并且相邻拼接单元22的VSS导电轨40可以合并。同一列中的拼接单元22的边缘可以是对齐的，该边缘与VDD导电轨30和VSS导电轨40垂直，然而，该边缘也可以是不对齐的。
再次参考图1，由于单元22包括MOS电容器，该MOS电容器包括与栅电极连接的接触塞和在栅电极相对侧的阱拾取区域，因此拼接单元22的环境与逻辑单元20和24的环境相似。因此，改进了图案的均匀性。而且，除了提供阱耦合到VDD和VSS导电轨的功能之外，拼接单元22也为导电轨提供去耦电容器。因此，有效地使用了被拼接单元22占用的芯片面积。
根据本发明的实施例，伪栅电极(例如伪栅电极线)、栅电极(例如栅电极线)均可以由多晶硅、金属、或者其他本领域普通技术人员所公知的栅极材料形成。
根据实施例，拼接单元，包括：阱区域；阱区域的第一阱拾取区域；VDD导电轨；VSS导电轨；以及第一MOS电容器，电容器包括作为第一电容器极板的第一栅电极线，以及作为第二电容器极板的部分的第一阱拾取区域，其中第一电容器极板和第二电容器极板中的一个连接至VDD导电轨，并且第一电容器极板和第二电容器极板中的另一个连接到VSS导电轨。
根据另一个实施例，拼接单元，包括：n-阱区域；第一栅电极，位于n-阱区域上方；以及n-阱区域的第一阱拾取区域，位于第一栅电极相对侧上，其中，第一栅电极和第一阱拾取区域形成第一去耦电容器，其中，第一栅电极连接至VSS导电轨，并且第一阱拾取区域互连且连接至VDD导电轨。
根据又一个实施例，拼接单元，包括：VDD导电轨；VSS导电轨；第一去耦电容器，包括：n-阱区域；第一栅电极，在n-阱区域上方延伸，并且连接至VSS导电轨；以及第一阱拾取区域，位于n-阱区域上，并且位于第一栅电极相对侧上，其中，第一阱拾取区域连接至VDD导电轨；以及第二去耦电容器，包括：p-阱区域；第二栅电极，在p-阱区域上方延伸，并且连接至VDD导电轨；以及第二阱拾取区域，位于p-阱区域上，并且位于第二栅电极相对侧上，其中，第二阱拾取区域连接至VSS导电轨。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。

Claims (20)

1.一种拼接单元电路，包括：
拼接单元，包括：
阱区域；
所述阱区域的第一阱拾取区域；
VDD导电轨包括第一边缘；
VSS导电轨包括与所述VDD导电轨平行的第二边缘；
第一金属点动器，连续地连接至所述VDD导电轨并且与VDD导电轨形成连续的金属区域，其中，所述第一金属点动器与所述第一边缘比更多地朝向所述VSS导电轨延伸；以及
第一MOS电容器，所述电容器包括作为第一电容器极板的第一栅电极线，以及作为第二电容器极板的部分的所述第一阱拾取区域，其中所述第一电容器极板和所述第二电容器极板中的一个与所述第一金属点动器重叠并连接，并且所述第一电容器极板和所述第二电容器极板中的另一个连接到所述VSS导电轨。
2.根据权利要求1所述的拼接单元电路，其中，所述拼接单元不包括任何不作为MOS电容器的晶体管。
3.根据权利要求1所述的拼接单元电路，其中，所述阱区域是n-阱区域，并且其中，所述第一栅电极线连接至所述VSS导电轨，并且所述第一阱拾取区域连接至所述VDD导电轨。
4.根据权利要求3所述的拼接单元电路，其中，所述拼接单元还包括：
p-阱区域；以及
第二MOS电容器，其中，第二栅电极线和p阱区域的第二阱拾取区域作为所述第二MOS电容器的电容器极板，并且其中，所述第二MOS电容器的所述电容器极板连接至所述VDD导电轨和所述VSS导电轨。
5.根据权利要求1所述的拼接单元电路，其中，所述阱区域是p-阱区域，并且其中，所述第一栅电极线连接至所述VDD导电轨，并且所述第一阱拾取区域连接至所述VSS导电轨。
6.根据权利要求1所述的拼接单元电路，还包括：
第二金属点动器，连续地连接至所述VSS导电轨并且与VSS导电轨形成连续的金属区域，其中，所述第二金属点动器与所述VSS导电轨相比更多地朝向所述VDD导电轨延伸；
第二MOS电容器，所述第二MOS电容器包括作为电容器极板的第二栅电极线和所述阱区域的第二阱拾取区域，其中，所述第二MOS电容器的电容器极板中的一个与所述第二金属点动器重叠并连接。
7.根据权利要求1所述的拼接单元电路，其中，所述第一MOS电容器还包括：所述阱区域的第二阱拾取区域，其中，所述第一阱拾取区域和所述第二阱拾取区域在所述第一栅电极线的相对侧上，并且其中，所述第二阱拾取区域形成所述第二电容器极板的另外的部分。
8.根据权利要求1所述的拼接单元电路，其中，所述拼接单元还包括：伪栅电极线，平行于所述第一栅电极线。
9.根据权利要求1所述的电路，还包括：多个拼接单元，与所述拼接单元相同。
10.根据权利要求9所述的电路，其中，所述多个拼接单元和所述拼接单元位于同一单元行中。
11.一种拼接单元电路，包括：
拼接单元，包括：
n-阱区域；
第一栅电极，位于所述n-阱区域上方；以及
所述n-阱区域的第一阱拾取区域，位于所述第一栅电极相对侧上，
第一金属点动器，连续地连接至VDD导电轨并且与所述VDD导电轨形成连续的金属区域，其中，所述第一金属点动器与所述VDD导电轨相比更多地朝向VSS导电轨延伸；
其中，所述第一栅电极和所述第一阱拾取区域形成第一去耦电容器，其中，所述第一栅电极连接至所述VSS导电轨，并且所述第一阱拾取区域与所述第一金属点动器重叠并连接互连且连接至所述VDD导电轨。
12.根据权利要求11所述的拼接单元电路，其中，所述拼接单元还包括：
p-阱区域；
第二栅电极，位于所述p-阱区域上方；以及
所述p-阱区域的第二阱拾取区域，位于所述第二栅电极相对侧上，
第二金属点动器，连续地连接至所述VSS导电轨并且与VSS导电轨形成连续的金属区域，其中，所述第二金属点动器与所述VSS导电轨相比更多地朝向所述VDD导电轨延伸；
其中，所述第二栅电极和所述第二阱拾取区域形成第二去耦电容器，其中，所述第二栅电极连接至VDD导电轨，并且所述第二阱拾取区域与所述第二金属点动器重叠并连接。
13.根据权利要求11所述的拼接单元电路，其中，所述拼接单元还包括：伪栅电极线，平行于所述第一栅电极。
14.根据权利要求13所述的拼接单元电路，其中，存在形成在所述伪栅电极线的第一侧上的阱拾取区域，并且没有阱拾取区域形成在所述伪栅电极线的第二侧上，并且其中，所述第一侧和所述第二侧是相对于所述伪栅电极线的相对侧。
15.根据权利要求11所述的拼接单元电路，其中，所述拼接单元还包括：第二栅电极线和所述n-阱区域的第二阱拾取区域，处于所述第二栅电极线相对侧上，其中，所述第一栅电极和所述第二栅电极是互连的，并且其中，所述第一阱拾取区域和所述第二阱拾取区域是互连的。
16.根据权利要求11所述的拼接单元电路，还包括：多个拼接单元，与所述拼接单元相同。
17.一种拼接单元电路，包括：
拼接单元，包括：
VDD导电轨；
VSS导电轨；
第一去耦电容器，包括：
n-阱区域；
第一栅电极，在所述n-阱区域上方延伸，并且连接至所述VSS导电轨；以及
第一阱拾取区域，位于所述n-阱区域上，并且位于所述第一栅电极相对侧上，其中，所述第一阱拾取区域连接至所述VDD导电轨；以及
第二去耦电容器，包括：
p-阱区域；
第二栅电极，在所述p-阱区域上方延伸，并且连接至所述VDD导电轨，其中，所述第一栅电极和所述第二栅电极中的每个都包括与所述VDD导电轨和所述VSS导电轨重叠的部分；以及
第二阱拾取区域，位于所述p-阱区域上，并且位于所述第二栅电极相对侧上，其中，所述第二阱拾取区域连接至所述VSS导电轨。
18.根据权利要求17所述的拼接单元电路，其中，
第一金属点动器，连续地连接至所述VDD导电轨并且与VDD导电轨形成连续的金属区域，其中，所述第一金属点动器与所述VDD导电轨相比更多地朝向所述VSS导电轨延伸，并且与所述第一栅电极和所述第二栅电极重叠；以及
第二金属点动器，连续地连接至所述VSS导电轨并且与VSS导电轨形成连续的金属区域，其中，所述第二金属点动器与所述VSS导电轨相比更多地朝向所述VDD导电轨延伸，并且与所述第一栅电极和所述第二栅电极重叠。
19.根据权利要求17所述的拼接单元电路，还包括：多个拼接单元，与所述拼接单元相同，其中，所述多个拼接单元与所述拼接单元位于同一单元行中。
20.根据权利要求17所述的拼接单元电路，其中，在所述拼接单元中，所有直接位于所述n-阱区域上方的阱拾取区域都连接至所述VDD导电轨，所有直接位于所述p-阱区域上方的阱拾取区域都连接至所述VSS导电轨，并且其中，所述拼接单元还包括：多个栅电极线，相互平行，其中，所述多个栅电极线以交替图案连接至所述VDD导电轨和所述VSS导电轨。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012222065A (ja) * 2011-04-06 2012-11-12 Panasonic Corp 半導体集積回路装置
KR102167001B1 (ko) * 2014-04-04 2020-10-19 에스케이하이닉스 주식회사 반도체 소자의 레이아웃 및 그 방법
US9805994B1 (en) 2015-02-03 2017-10-31 Pdf Solutions, Inc. Mesh-style NCEM pads, and process for making semiconductor dies, chips, and wafers using in-line measurements from such pads
US10199283B1 (en) 2015-02-03 2019-02-05 Pdf Solutions, Inc. Method for processing a semiconductor wager using non-contact electrical measurements indicative of a resistance through a stitch, where such measurements are obtained by scanning a pad comprised of at least three parallel conductive stripes using a moving stage with beam deflection to account for motion of the stage
US9799575B2 (en) 2015-12-16 2017-10-24 Pdf Solutions, Inc. Integrated circuit containing DOEs of NCEM-enabled fill cells
KR102533244B1 (ko) * 2015-08-26 2023-05-17 삼성전자주식회사 파워 게이트 스위칭 시스템
US10593604B1 (en) 2015-12-16 2020-03-17 Pdf Solutions, Inc. Process for making semiconductor dies, chips, and wafers using in-line measurements obtained from DOEs of NCEM-enabled fill cells
US10978438B1 (en) 2015-12-16 2021-04-13 Pdf Solutions, Inc. IC with test structures and E-beam pads embedded within a contiguous standard cell area
US10157910B2 (en) * 2015-12-30 2018-12-18 Taiwan Semiconductor Manufacturing Company Limited Circuits and structures including tap cells and fabrication methods thereof
US10114919B2 (en) 2016-02-12 2018-10-30 Globalfoundries Inc. Placing and routing method for implementing back bias in FDSOI
US9627371B1 (en) 2016-04-04 2017-04-18 Pdf Solutions, Inc. Integrated circuit containing standard logic cells and library-compatible, NCEM-enabled fill cells, including at least via-open-configured, GATE-short-configured, GATECNT-short-configured, and AA-short-configured, NCEM-enabled fill cells
US9905553B1 (en) 2016-04-04 2018-02-27 Pdf Solutions, Inc. Integrated circuit containing standard logic cells and library-compatible, NCEM-enabled fill cells, including at least via-open-configured, AACNT-short-configured, GATECNT-short-configured, and metal-short-configured, NCEM-enabled fill cells
US9929063B1 (en) 2016-04-04 2018-03-27 Pdf Solutions, Inc. Process for making an integrated circuit that includes NCEM-Enabled, tip-to-side gap-configured fill cells, with NCEM pads formed from at least three conductive stripes positioned between adjacent gates
CN106411136A (zh) * 2016-08-25 2017-02-15 浙江大学 一种隔离型功率变换器基于高压电容耦合的控制芯片
US10605859B2 (en) * 2016-09-14 2020-03-31 Qualcomm Incorporated Visible alignment markers/landmarks for CAD-to-silicon backside image alignment
US10734377B2 (en) * 2016-11-29 2020-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system for and method of forming an integrated circuit
US9748153B1 (en) 2017-03-29 2017-08-29 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second does of standard cell compatible, NCEM-enabled fill cells, with the first DOE including side-to-side short configured fill cells, and the second DOE including tip-to-side short configure
US9773774B1 (en) 2017-03-30 2017-09-26 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including chamfer short configured fill cells, and the second DOE including corner short configured fill cells
US9768083B1 (en) 2017-06-27 2017-09-19 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including merged-via open configured fill cells, and the second DOE including snake open configured fill cells
US9786649B1 (en) 2017-06-27 2017-10-10 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including via open configured fill cells, and the second DOE including stitch open configured fill cells
US9865583B1 (en) 2017-06-28 2018-01-09 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including snake open configured fill cells, and the second DOE including stitch open configured fill cells
US10096530B1 (en) 2017-06-28 2018-10-09 Pdf Solutions, Inc. Process for making and using a semiconductor wafer containing first and second DOEs of standard cell compatible, NCEM-enabled fill cells, with the first DOE including merged-via open configured fill cells, and the second DOE including stitch open configured fill cells
US10878163B2 (en) 2017-08-30 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including PG-aligned cells and method of generating layout of same
US10740527B2 (en) 2017-09-06 2020-08-11 Apple Inc. Semiconductor layout in FinFET technologies
KR102635671B1 (ko) * 2019-03-21 2024-02-14 에스케이하이닉스 주식회사 반도체 장치
US20210098369A1 (en) * 2019-09-30 2021-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Via Rail Structure
US20210249400A1 (en) * 2020-02-07 2021-08-12 Renesas Electronics Corporation Semiconductor device
US11527527B2 (en) * 2020-05-21 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Tap cell, integrated circuit structure and forming method thereof
US11244895B2 (en) 2020-06-01 2022-02-08 Qualcomm Incorporated Intertwined well connection and decoupling capacitor layout structure for integrated circuits
US20220037365A1 (en) * 2020-07-28 2022-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device, method, and system
US20240088014A1 (en) * 2022-09-08 2024-03-14 Qualcomm Incorporated Decoupling capacitor architecture

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1162843A (zh) * 1996-02-13 1997-10-22 国际商业机器公司 带有集成去耦电容器的集成电路
CN1173740A (zh) * 1996-06-26 1998-02-18 冲电气工业株式会社 半导体集成电路器件
TW200805511A (en) * 2006-06-30 2008-01-16 Advanced Micro Devices Inc Providing stress uniformity in a semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6560753B2 (en) 2001-02-07 2003-05-06 Hewlett-Packard Development Company, L.P. Integrated circuit having tap cells and a method for positioning tap cells in an integrated circuit
US6621128B2 (en) * 2001-02-28 2003-09-16 United Microelectronics Corp. Method of fabricating a MOS capacitor
JP4841204B2 (ja) * 2005-08-31 2011-12-21 ルネサスエレクトロニクス株式会社 半導体装置
US7728362B2 (en) * 2006-01-20 2010-06-01 International Business Machines Corporation Creating integrated circuit capacitance from gate array structures
US8120086B2 (en) * 2008-09-30 2012-02-21 Taiwan Semiconductor Manufacturing Co., Ltd Low leakage capacitors including portions in inter-layer dielectrics
US8227846B2 (en) * 2010-02-12 2012-07-24 Advanced Micro Devices, Inc. Systems and methods for a continuous-well decoupling capacitor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1162843A (zh) * 1996-02-13 1997-10-22 国际商业机器公司 带有集成去耦电容器的集成电路
CN1173740A (zh) * 1996-06-26 1998-02-18 冲电气工业株式会社 半导体集成电路器件
TW200805511A (en) * 2006-06-30 2008-01-16 Advanced Micro Devices Inc Providing stress uniformity in a semiconductor device

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