CN101373766B - 半导体器件 - Google Patents

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Abstract

本发明涉及半导体器件。提供一种具有用于静电放电保护的n型金属氧化物半导体晶体管的半导体器件，包括相互交替设置的与第一金属互连连接的漏极区和与另一第一金属互连连接的源极区，以及分别设置在每个漏极区和每个源极区之间的栅电极，其中：该第一金属互连和该另一第一金属互连中的至少一个连接到不同于第一金属互连的多层金属互连；并且源极区具有用于电连接该另一第一金属互连和不同于第一金属互连的该多层金属互连的通路孔，随着连接到用于ESD保护的NMOS晶体管的互连的距离变大，形成更大数量的通路孔。

Description

半导体器件
技术领域
本发明涉及一种包括金属氧化物半导体(MOS)晶体管的半导体器件。特别是，本发明涉及一种使用n型MOS(NMOS)晶体管作为静电放电(以下，提及使用ESD)保护元件的半导体器件。
背景技术
在包括MOS晶体管的半导体器件中，一不导通晶体管被用作ESD保护元件用于防止由于由用于外部连接的焊垫的静电供应而导致的内部电路的击穿，该不导通晶体管是其栅电位被固定在地(Vss)的处于不导通状态的NMOS晶体管。
由于不像形成例如逻辑电路的内部电路的普通MOS晶体管，所述不导通晶体管必须立刻流动由静电产生的大量的电流，所以在很多情况下对于所述晶体管需要大约几百微米的大的宽度(宽度W)。
因此，不导通晶体管通常采取通过梳状结构组合多个漏极区、源极区和栅电极而得到的形式。
但是，多个晶体管组合的结构会导致用于ESD保护的整个NMOS晶体管在均匀操作方面的困难。例如，电流集中发生在靠近外部连接端子的部分，导致不导通晶体管的击穿而未充分展示出固有的ESD保护功能。
作为对策，提议一种方法，当距外部连接端子的距离变大时，将形成在漏极区上的接触孔和栅电极之间的距离制作得比较小以加速晶体管操作(例如，参见JP7-45829A的图2)。
但是，例如，当为了不导通晶体管的均匀操作而将宽度W制作的比较小时，保护功能没有充分地实现。此外，在JP7-45829A的方法中，调节在漏极区中的接触和栅电极之间的距离因此局部调节晶体管操作速度。但是，这种方法存在随着漏极区宽度减小不能够确保希望的接触位置的问题，最近几年通过包括难熔金属的互连使互连电阻变低，因而加速了浪涌的传播速度，这引起晶体管操作速度不能够仅通过接触和栅电极之间的距离进行调节的问题，以及难以使该方法适应于到晶体管的互连从垂直于晶体管宽度方向的方向引入的情况的问题。
发明内容
为了解决上述问题，如下构造一种根据本发明的半导体器件。
在具有用于静电放电保护的n型金属氧化物半导体晶体管的半导体器件中，用于静电放电保护的n型金属氧化物半导体晶体管具有其中集成多个晶体管的结构，该用于静电放电保护的n型金属氧化物半导体晶体管包括相互交替设置的多个漏极区和多个源极区，以及多个分别设置在该多个漏极区的每个和该多个源极区中的每个之间的栅电极：该多个漏极区电连接至外部连接端子；该多个源极区电连接至地电位供给线；该多个漏极区与第一金属互连连接，该多个源极区与另一第一金属互连连接，第一金属互连和另一第一金属互连的至少一个被连接到不同于该第一金属互连和该另一第一金属互连的多层金属互连；并且该多个源极区具有用于电连接该另一第一金属互连和不同于该第一金属互连和该另一第一金属互连的该多层金属互连的通路孔，随着连接到用于静电放电保护的n型金属氧化物半导体晶体管的互连距外部的距离变大，形成更大数量的通路孔。
进一步，不同于该第一金属互连和该另一第一金属互连的多层金属互连在与用于静电放电保护的n型金属氧化物半导体晶体管的沟道宽度方向垂直的方向上引入，该第一金属互连位于与用于静电放电保护的n型金属氧化物半导体晶体管的沟道宽度方向平行的方向上，以及不同于该第一金属互连和该另一第一金属互连的多层金属互连通过在该多个漏极区和该多个源极区中之一上的通路孔连接至该第一金属互连和该另一第一金属互连。
此外，通路孔设置为广泛分布在该多个漏极区和该多个源极区之一上的平行于用于静电放电保护的n型金属氧化物半导体晶体管的沟道宽度方向的方向上。
可选地，通路孔集中设置在该多个漏极区的每一个的一部分和该多个源极区的每一个的一部分之一上。
如上所述，根据本发明，即使在这种情况下，即引入到用于静电放电保护的n型金属氧化物半导体晶体管中的互连，使用包括难熔金属的高速多层互连而引入在与用于静电放电保护的n型金属氧化物半导体晶体管的沟道宽度方向垂直的方向上，使用这些措施使互连能够在用于静电放电保护的整个n型金属氧化物半导体晶体管中进行均匀地操作。
因此，可以得到包括用于静电放电保护且具有充分的静电放电保护功能的n型金属氧化物半导体晶体管的半导体器件。
附图说明
在附图中：
图1是示出根据本发明第一实施例的半导体器件的用于ESD保护的NMOS晶体管的示意性平面图；
图2是示出根据本发明第二实施例的半导体器件的用于ESD保护的NMOS晶体管的示意性平面图；
具体实施方式
(第一实施例)
图1是示出根据本发明第一实施例的半导体器件的用于ESD保护的NMOS晶体管的示意性平面图。
第一源极区101和第一漏极区301由n型重掺杂杂质区形成。在第一源极区101和第一漏极区301之间，形成由氧化硅膜等形成的栅绝缘膜(未示出)，并且在其上表面上形成由多晶硅等形成的栅电极201。然后，以重复的图案，形成有从第一漏极区301侧经过栅电极201的第二源极区102，经过栅电极201的漏极区302，经过栅电极201的第三源极区103。第一实施例示出了布置三个源极区、两个漏极区和四个栅电极的例子。作为一个MOS晶体管，组合了四个晶体管。
在这种情况下，通过第二金属互连711向第一源极区101、第二源极区102和第三源极区103提供地电位，该第二金属互连711由包括难熔金属的材料形成并连接至由包括难熔金属的金属材料且具有低电阻的宽的互连形成的地电位供给线701。第二金属互连711在垂直于用于ESD保护的NMOS晶体管的沟道宽度方向的方向上从地电位供给线701连接，并连接至由包括难熔金属的材料形成的第一金属互连901。此外，尽管为了简明并未示出，通过接触孔将第二金属互连711连接到第一源极区101、第二源极区102和第三源极区103。
在这种情况下，关于通路孔601，位于距离地电位供给线701最远处的第三源极区103上设置最大量的通路孔，以及在位于距离地电位供给线701最近处的第一源极区101上设置最小量的通路孔。
当通路孔的数量设置为合适值时，关于第一源极区101、第二源极区102和第三源极区103，连接到地电位供给线701的第二金属互连711的互连电阻总和与通过通路孔601的连接电阻能够制作为基本上彼此相等，结果能够在用于ESD保护的整个NMOS晶体管中实现均匀操作，而没有集中于靠近地电位供给线701的部分。
该实施例示出了随着地电位供给线701和第二金属互连711之间的距离变大第二金属互连711的厚度增加的情况，并且借助这样的结构，可以减轻第二金属互连711的互连电阻效应。
另一方面，外部连接端子801与由包括难熔金属的材料形成的第一金属互连811连接，并且引入到第一漏极区301和第二漏极区302中。第一漏极区301和漏极区302通过并示出的接触孔连接至第一金属互连811。
图1的第一实施例示出了一例子，其中用于供给和固定用于ESD保护的NMOS晶体管的源极区电位的互连是第二金属互连，并且连接到漏极区的互连是第一金属互连。相反，第一金属互连可以是供给和固定源极区电位的线，而第二金属互连可以是连接到漏极的线，或者也可以随意进行其组合。如果那样的话，根据如图1所示的第一实施例描述的要点来设定布置在使用第二金属互连的侧上的通路孔的数目是重要的，引入到用于ESD保护的NMOS晶体管的多个漏极区或源极区的互连电阻的总和与互连中的电阻基本上是相等的。
图1的第一实施例示出了一例子，其中使用了两层金属互连，但是也可以使用等于或大于三层的多个金属层。在这种情况下，必须注意与如上所述的使用两层的情况的相似点。
(第二实施例)
图2是示出根据本发明第二实施例的半导体器件的用于ESD保护的NMOS晶体管的示意性平面图。用相同的参考数字表示与图1的部分相对应的部分。本发明的第二实施例在通路孔601的布置上不同于本发明第一实施例。在图1所示的第一实施例中，布置在第一源极区101、第二源极区102和第三源极区103上的通路孔601以与用于EDS保护的NMOS晶体管的沟道宽度方向平行的方向上广泛分布的形式布置。另一方面，在图2所示的第二实施例中，通路孔601设置在第一源极区101、第二源极区102和第三源极区103中每一个的一部分上。
这是注意到将第一金属互连811连接到第一漏极区301和第二漏极区302的结果。换句话说，将来自于外部连接端子801的金属互连811分别从第一漏极区301的一端和第二漏极区302的一端引入到第一漏极区301和第二漏极区302，从而在沟道宽度方向上的靠近外部连接端子801的一侧和远离外部连接端子801的一侧之间的金属线811的互连电阻是不同的。因此，靠近外部连接端子801的部分第一漏极区301和部分第二漏极区302变得相对容易操作。
考虑到这种情况，目的在于，分别与第一漏极区301和第二漏极区302配对的第一源极区101和第二源极区102，以及第三源极区103中，提供通路孔601以使其集中在远离外部连接端子801的区域中，结果在用于ESD保护的NMOS晶体管操作期间，减轻了在沟道宽度方向上对外部连接端子801的距离依赖的产生。
图2的第二实施例示出了一例子，其中第二金属互连是用于供给和固定用于ESD保护的NMOS晶体管的源极区的电位的线，而第一金属互连是连接到漏极区的线。然而，正如图1中的例子，第一金属互连可以是供给和固定源极区电位的线，而第二金属互连可以是连接到漏极区的线，或者也可以随意进行其组合。
在这样的情况下，正如图1的例子，根据如图1所示的第一实施例描述的要点，设定布置在使用第二金属互连侧上的通路孔数目是重要的，引入到用于ESD保护的NMOS晶体管的多个漏极区或源极区的互连电阻的总和与互连中的电阻基本上是相等的，并且可以使用等于或大于三层的多个金属互连。通过与图1相同参考数字表示其它部分，并因而省略对它们的描述。

Claims (5)

1.一种半导体器件，包括：
用于静电放电保护的n型金属氧化物半导体晶体管，其具有其中集成多个晶体管的结构，并且包括相互交替设置的电连接到外部连接端子的多个漏极区、电连接到地电位供给线的多个源极区，以及分别设置在该多个漏极区中的每个和该多个源极区中的每个之间的多个栅电极，
其中该多个漏极区与第一金属互连连接，并且该多个源极区与另一第一金属互连连接，该第一金属互连和该另一第一金属互连中的至少一个连接至不同于该第一金属互连和该另一第一金属互连的多层金属互连；和
其中该多个源极区包括用于电连接该另一第一金属互连和不同于第一金属互连和该另一第一金属互连的该多层金属互连的通路孔，随着连接到用于静电放电保护的n型金属氧化物半导体晶体管的互连距外部的距离变大，形成更大数量的通路孔。
2.根据权利要求1的半导体器件：
其中不同于该第一金属互连和该另一第一金属互连的该多层金属互连沿着垂直于用于静电放电保护的n型金属氧化物半导体晶体管的沟道宽度方向的方向排列；
其中该第一金属互连设置在平行于用于静电放电保护的n型金属氧化物半导体晶体管的沟道宽度方向的方向上；并且
其中不同于该第一金属互连和该另一第一金属互连的该多层金属互连通过位于该多个漏极区和该多个源极区之一上的通路孔连接至该第一金属互连和该另一第一金属互连。
3.根据权利要求2的半导体器件，其中通路孔设置在该多个漏极区和该多个源极区之一上，分布于与用于静电放电保护的n型金属氧化物半导体晶体管的沟道宽度方向平行的方向上。
4.根据权利要求2的半导体器件，其中通路孔集中设置在该多个漏极区的每个的一部分和多个源极区的每个的一部分之一上。
5.根据权利要求1的半导体器件，其中该第一金属互连、该另一第一金属互连以及不同于该第一金属互连和该另一第一金属互连的该多层金属互连包括难熔金属。
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