KR101475952B1 - 반도체 디바이스 - Google Patents
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Abstract
제 1 금속 인터커넥트와 접속된 드레인 영역들, 다른 제 1 금속 인터커넥트와 접속되며 그 드레인 영역들과 교대로 놓인 소스 영역들, 및 드레인 영역들 각각과 소스 영역들 각각 사이에 각각 놓인 게이트 전극들을 포함하는 정전기 방전 보호용 n형 금속 산화물 반도체 트랜지스터를 포함하는 반도체 디바이스가 제공되며, 제 1 금속 인터커넥트와 다른 제 1 금속 인터커넥트 중 적어도 일방이 제 1 금속 인터커넥트 이외의 복수의 층들의 금속 인터커넥트들에 접속되고; 소스 영역들은, 제 1 금속 인터커넥트 이외의 복수의 층들의 금속 인터커넥트들과 다른 제 1 금속 인터커넥트를 전기적으로 접속시키기 위한 비아홀들을 포함하며, ESD 보호용 NMOS 트랜지스터에 접속된 인터커넥트의 거리가 커짐에 따라 더 많은 수의 비아홀들이 형성된다.
소스 영역, 드레인 영역, 인터커넥트, 비아홀
Description
본 발명은 금속 산화물 반도체 (metal oxide semiconductor; MOS) 트랜지스터를 포함하는 반도체 디바이스에 관한 것이다. 특히, 본 발명은, 정전기 방전 (electrostatic discharge) (이하, ESD라 지칭됨) 보호 소자로서 n형 MOS (NMOS) 트랜지스터를 사용하는 반도체 디바이스에 관한 것이다.
MOS 트랜지스터들을 포함하는 반도체 디바이스에서, 게이트 전위가 접지 (Vss) 에 고정된 오프-상태로 제공된 NMOS 트랜지스터인 오프 트랜지스터가 외부 접속을 위해 제공된 패드로부터 공급되는 정전기 (static electricity) 로 인한 내부 회로의 파손 (breakdown) 을 방지하기 위한 ESD 보호 소자로서 사용된다.
로직 회로와 같은 내부 회로를 형성하는 통상의 MOS 트랜지스터들과 달리, 오프 트랜지스터는 정전기에 의해 생성된 대량의 전류를 한번에 흘려야만 하므로, 많은 경우에 트랜지스터에 대해 약 수백 마이크로미터의 넓은 폭 (폭 W) 이 요구된다.
따라서, 오프 트랜지스터는 종종 복수의 드레인 영역들, 소스 영역들, 및 게이트 전극들을 빗 형상 (comb shape) 으로 조합함으로써 획득되는 형태를 취한다.
그러나, 복수의 트랜지스터들이 조합된 구조는 전체 ESD 보호용 NMOS 트랜지스터들을 균일하게 동작시키는데 어려움을 야기한다. 예컨대, 외부 접속 단자에 더 근접한 부분에서 전류 집중 (current concentration) 이 발생하여, 본래의 ESD 보호 기능을 충분히 보이지 않고 오프 트랜지스터의 파손을 초래한다.
대응책으로서, 트랜지스터의 동작을 가속하기 위해, 외부 접속 단자로부터의 거리가 더 길어지게 됨에 따라 드레인 영역 상에 형성된 접촉 홀과 게이트 전극 간의 거리가 더 작아지게 이루어지는 방법이 제안된다 (예컨대, 일본공개특허공보 평7-45829호의 도 2 참조).
그러나, 예컨대, 오프 트랜지스터의 균일한 동작을 위해 폭 W가 더 작게 이루어지는 경우, 보호 기능이 충분히 달성되지 않는다. 또한, 일본공개특허공보 평7-45829호의 방법에서, 드레인 영역에서 접촉부와 게이트 전극 간의 거리가 조정되어 트랜지스터 동작 속도를 국부적으로 조정한다. 그러나, 이 방법은, 드레인 영역의 폭의 감소와 함께 소망하는 접촉 위치가 보장될 수 없는 문제, 최근에 내화 금속 (refractory metal) 을 포함하는 인터커넥트 (interconnect) 를 통해 인터커넥트 저항이 낮게 이루어짐으로써 서지 (surge) 의 전달 속도를 가속하여, 접촉부와 게이트 전극 간의 거리에 의해서 만으로 트랜지스터 동작 속도가 조정될 수 없는 경우를 야기하는 문제, 및 트랜지스터에 대한 인터커넥트가 트랜지스터의 폭 방향에 수직한 방향으로부터 도입되는 경우에 이 방법을 적응시키기 어렵다는 문제 를 갖는다.
전술된 문제들을 해소하기 위해, 본 발명에 따른 반도체 디바이스는 다음과 같이 구성된다.
정전기 방전 보호용 n형 금속 산화물 반도체 트랜지스터를 포함하는 반도체 디바이스에서, 정전기 방전 보호용 n형 금속 산화물 반도체 트랜지스터는 복수의 트랜지스터들이 집적된 구조를 가지고, 정전기 방전 보호용 n형 금속 산화물 반도체 트랜지스터는, 복수의 드레인 영역들, 그 드레인 영역들과 교대로 놓인 복수의 소스 영역들, 및 복수의 드레인 영역들 각각과 복수의 소스 영역들 각각 사이에 각각 놓인 복수의 게이트 전극들을 포함하며: 복수의 드레인 영역들은 외부 접속 단자에 전기적으로 접속되고; 복수의 소스 영역들은 접지 전위 공급선에 전기적으로 접속되며; 복수의 드레인 영역들은 제 1 금속 인터커넥트와 접속되고, 복수의 소스 영역들은 다른 제 1 금속 인터커넥트와 접속되며, 제 1 금속 인터커넥트와 다른 제 1 금속 인터커넥트 중 적어도 일방은 제 1 금속 인터커넥트와 다른 제 1 금속 인터커넥트 이외의 복수의 층들의 금속 인터커넥트들에 접속되며; 복수의 소스 영역들은, 제 1 금속 인터커넥트와 다른 제 1 금속 인터커넥트 이외의 복수의 층들의 금속 인터커넥트들과 다른 제 1 금속 인터커넥트를 전기적으로 접속시키기 위한 비아홀 (via-hole) 들을 포함하고, 외부로부터 정전기 방전 보호용 n형 금속 산화물 반도체 트랜지스터에 접속된 인터커넥트의 거리가 커지게 됨에 따라, 더 많은 수의 비아홀들이 형성된다.
또한, 제 1 금속 인터커넥트와 다른 제 1 금속 인터커넥트 이외의 복수의 층들의 금속 인터커넥트들은, 정전기 방전 보호용 n형 금속 산화물 반도체 트랜지스터의 채널 폭 방향에 수직한 방향으로 도입되고, 제 1 금속 인터커넥트는 정전기 방전 보호용 n형 금속 산화물 반도체 트랜지스터의 채널 폭 방향에 평행한 방향으로 놓이며, 제 1 금속 인터커넥트와 다른 제 1 금속 인터커넥트 이외의 복수의 층들의 금속 인터커넥트들이, 복수의 드레인 영역들과 복수의 소스 영역들 중 일방 상의 비아홀들을 경유하여 제 1 금속 인터커넥트 및 다른 제 1 금속 인터커넥트에 접속된다.
또한, 비아홀들이, 복수의 드레인 영역들과 복수의 소스 영역들 중 일방 상에, 정전기 방전 보호용 n형 금속 산화물 반도체 트랜지스터의 채널 폭 방향에 평행한 방향으로 넓게 분포되도록 놓인다.
다른 방법으로, 비아홀들이, 복수의 드레인 영역들 각각의 일부분과 복수의 소스 영역들 각각의 일부분 중 일방 상에 집중되도록 놓인다.
상술된 바와 같이, 본 발명에 따라, 정전기 방전 보호용 n형 금속 산화물 반도체 트랜지스터에 도입되는 인터커넥트가, 내화 금속을 포함하는 고속의 다층 인터커넥트를 사용하여, 정전기 방전 보호용 n형 금속 산화물 반도체 트랜지스터의 채널 폭 방향에 수직한 방향으로 도입되는 경우에도, 상기 수단들의 채용이 인터커넥트로 하여금 정전기 방전 보호용 n형 금속 산화물 반도체 트랜지스터 전체에서 균일하게 동작할 수 있게 한다.
따라서, 충분한 정전기 방전 보호 기능을 구비한 정전기 방전 보호용 n형 금속 산화물 반도체 트랜지스터를 포함하는 반도체 디바이스가 획득될 수 있다.
(제 1 실시형태)
도 1은 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 ESD 보호용 NMOS 트랜지스터를 도시하는 개략 평면도이다.
제 1 소스 영역 (101) 및 제 1 드레인 영역 (301) 이 n형의 과도핑된 (heavily doped) 불순물 영역으로 형성된다. 제 1 소스 영역 (101) 과 제 1 드레인 영역 (301) 사이에, 실리콘 산화막 등으로 이루어진 게이트 절연막 (도시 생략) 이 형성되고, 그 최상부 표면 상에, 폴리실리콘 등으로 이루어진 게이트 전극들 (201) 이 형성된다. 그 후, 반복되는 패턴으로, 제 1 드레인 영역 (301) 측으로부터, 게이트 전극 (201) 을 경유하여 제 2 소스 영역 (102) 이 형성되고, 게이트 전극 (201) 을 경유하여 드레인 영역 (302) 이 형성되며, 게이트 전극 (201) 을 경유하여 제 3 소스 영역 (103) 이 형성된다. 제 1 실시형태는, 3개의 소스 영역들, 2개의 드레인 영역들, 및 4개의 게이트 전극들이 놓인 예를 도시한다. MOS 트랜지스터로서, 4개의 트랜지스터들이 조합된다.
이 경우에서, 내화 금속을 포함하는 금속 재료로 형성되고 낮은 저항을 갖는 넓은 인터커넥트로 형성된 접지 전위 공급선 (701) 에 접속되고, 내화 금속을 포함하는 재료로 형성된 제 2 금속 인터커넥트 (711) 에 의해, 제 1 소스 영역 (101), 제 2 소스 영역 (102), 및 제 3 소스 영역 (103) 에 접지 전위가 공급된다. 제 2 금속 인터커넥트 (711) 가 접지 전위 공급선 (701) 으로부터 ESD 보호용 NMOS 트랜지스터의 채널 폭 방향에 수직한 방향으로 접속되고, 내화 금속을 포함하는 재료로 형성된 제 1 금속 인터커넥트 (901) 에 접속된다. 또한, 간략화를 위해 도시되지는 않았지만, 제 2 금속 인터커넥트 (711) 가 접촉 홀들을 경유하여 제 1 소스 영역 (101), 제 2 소스 영역 (102), 및 제 3 소스 영역 (103) 에 접속된다.
이 경우에서, 비아홀들 (601) 에 대하여, 가장 많은 수의 비아홀 (601) 이 접지 전위 공급선 (701) 으로부터 가장 멀리 떨어져 놓인 제 3 소스 영역 (103) 상에 설정되며, 가장 적은 수의 비아홀 (601) 이 접지 전위 공급선 (701) 에 가장 근접하게 놓인 제 1 소스 영역 (101) 상에 설정된다.
비아홀들의 수가 적절한 수로 설정될 때, 제 1 소스 영역 (101), 제 2 소스 영역 (102), 및 제 3 소스 영역 (103) 에 대하여, 접지 전위 공급선 (701) 에 접속된 제 2 금속 인터커넥트 (711) 의 인터커넥트 저항들과 비아홀들 (601) 을 통한 접속 저항들의 합들이 실질적으로 서로 동일하게 이루어질 수 있어서, 접지 전위 공급선 (701) 에 근접한 부분에 집중되지 않고, 균일한 동작이 ESD 보호용 전체 NMOS 트랜지스터에서 달성될 수 있다.
이 실시형태는, 접지 전위 공급선 (701) 과 제 2 금속 인터커넥트 (711) 사이의 거리가 증가함에 따라 제 2 금속 인터커넥트 (711) 의 두께가 증가하는 경우를 보여주며, 그러한 구조를 이용하여, 제 2 금속 인터커넥트 (711) 의 인터커넥트 저항의 영향이 완화될 수 있다.
한편, 외부 접속 단자 (801) 는, 내화 금속을 포함하는 재료로 이루어진 제 1 금속 인터커넥트 (811) 와 접속되고, 제 1 드레인 영역 (301) 및 제 2 드레인 영역 (302) 에 도입된다. 제 1 드레인 영역 (301) 및 제 2 드레인 영역 (302) 은 접촉 홀들을 경유하여 제 1 금속 인터커넥트 (811) 에 접속되고, 이는 도시되지 않는다.
도 1의 제 1 실시형태는, ESD 보호용 NMOS 트랜지스터의 소스 영역들의 전위들을 공급하고 고정시키는 인터커넥트가 제 2 금속 인터커넥트이고, 드레인 영역들에 접속된 인터커넥트가 제 1 금속 인터커넥트인 예를 도시한다. 반대로, 제 1 금속 인터커넥트가 소스 영역들의 전위들을 공급하고 고정시키기 위한 선일 수도 있거나, 제 2 금속 인터커넥트가 드레인들에 접속된 선일 수도 있거나, 또는 그 조합이 마음대로 실시될 수도 있다. 그 경우에서, 도 1에 도시된 제 1 실시형태의 설명의 요지에 따라, ESD 보호용 NMOS 트랜지스터의 복수의 드레인 영역들 또는 소스 영역들에 도입된 인터커넥트 저항들과 인터커넥트들 간의 저항들의 합들이 실질적으로 동일하도록, 제 2 금속 인터커넥트가 사용되는 측 상에 놓인 비아홀들의 수가 설정되는 것이 필수적이다.
도 1의 제 1 실시형태는 금속 인터커텍트들의 2개의 층들이 사용되는 예를 도시하고 있지만, 3개의 층들 이상의 복수의 금속 층들이 사용될 수도 있다. 그러한 경우에서, 상술된 2개의 층들을 사용하는 경우에서와 유사한 점들에 유의해야만 한다.
(제 2 실시형태)
도 2는 본 발명의 제 2 실시형태에 따른 반도체 디바이스의 ESD 보호용 NMOS 트랜지스터를 도시하는 개략 평면도이다. 도 1의 부분들에 대응하는 부분들은 동일한 참조 부호들로 표시된다. 본 발명의 제 2 실시형태는, 비아홀들 (601) 의 배열에서 본 발명의 제 1 실시형태와 상이하다. 도 1에 도시된 제 1 실시형태에서, 제 1 소스 영역 (101), 제 2 소스 영역 (102), 및 제 3 소스 영역 (103) 상에 놓인 비아홀들 (601) 은, ESD 보호용 NMOS 트랜지스터의 채널 폭 방향에 평행한 방향으로 넓게 분포된 형상으로 놓인다. 한편, 도 2에 도시된 제 2 실시형태에서, 비아홀들 (601) 은, 제 1 소스 영역 (101), 제 2 소스 영역 (102), 및 제 3 소스 영역 (103) 의 각각의 일부분 상에 놓인다.
이는, 제 1 드레인 영역 (301) 및 제 2 드레인 영역 (302) 에 대한 제 1 금속 인터커넥트 (811) 의 접속에 유의한 결과이다. 즉, 외부 접속 단자 (801) 로부터 오는 금속 인터커넥트 (811) 는 각각 제 1 드레인 영역 (301) 의 일 종단 및 제 2 드레인 영역 (302) 의 일 종단으로부터 제 1 드레인 영역 (301) 및 제 2 드레인 영역 (302) 에 도입되며, 따라서 금속선 (811) 의 인터커넥트 저항은, 채널 폭 방향에서 외부 접속 단자 (801) 에 근접한 측과 외부 접속 단자 (801) 로부터 이격된 측 간에 상이하다. 따라서, 외부 접속 단자 (801) 에 더 근접한 제 1 드레인 영역 (301) 의 부분 및 제 2 드레인 영역 (302) 의 부분은 비교적 쉽게 동작할 수 있게 된다.
이러한 상황을 고려하여, 각각 제 1 드레인 영역 (301) 및 제 2 드레인 영역 (302) 과 쌍을 이루는 제 1 소스 영역 (101) 및 제 2 소스 영역 (102), 및 제 3 소스 영역 (103) 에서, 외부 접속 단자 (801) 로부터 이격된 영역들에 집중되도록 비 아홀들 (601) 이 제공되어, ESD 보호용 NMOS 트랜지스터의 동작 동안에 채널 폭 방향에서 외부 접속 단자 (801) 에 대한 거리 의존성의 생성이 완화되도록 의도된다.
도 2의 제 2 실시형태는, 제 2 금속 인터커넥트가 ESD 보호용 NMOS 트랜지스터의 소스 영역들의 전위들을 공급하고 고정시키기 위한 선이며, 제 1 금속 인터커넥트가 드레인 영역들에 접속된 선인 예를 도시한다. 그러나, 도 1의 예에서와 같이, 제 1 금속 인터커넥트가 소스 영역들의 전위들을 공급하고 고정시키기 위한 선일 수도 있거나, 제 2 금속 인터커넥트가 드레인 영역들에 접속된 선일 수도 있거나, 또는 그 조합이 마음대로 실시될 수도 있다.
이러한 경우에서, 도 1의 예에서와 같이, 도 1에 도시된 제 1 실시형태의 설명의 요지에 따라, ESD 보호용 NMOS 트랜지스터의 복수의 드레인 영역들 또는 소스 영역들에 도입된 인터커넥트 저항들과 인터커넥트들 간의 저항들의 합들이 실질적으로 동일하도록, 제 2 금속 인터커넥트가 사용되는 측 상에 놓인 비아홀들의 수가 설정되는 것이 필수적이고, 3개 층들 이상의 복수의 금속 인터커넥트들이 사용될 수도 있다. 다른 부분들은 도 1과 동일한 참조 부호들로 표시되고, 따라서 이들의 설명은 생략된다.
도 1은 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 ESD 보호용 NMOS 트랜지스터를 도시하는 개략 평면도.
도 2는 본 발명의 제 2 실시형태에 따른 반도체 디바이스의 ESD 보호용 NMOS 트랜지스터를 도시하는 개략 평면도.
※도면의 주요 부분에 대한 부호의 설명
101 : 제 1 소스 영역
301 : 제 1 드레인 영역
701 : 접지 전위 공급선
Claims (6)
- 외부 접속 단자와 전기적으로 접속된 복수의 드레인 영역과 접지 전위 공급선과 전기적으로 접속된 복수의 소스 영역이 교대로 배치되고, 이웃하는 상기 드레인 영역과 상기 소스 영역 사이에 게이트 전극이 배치된 복수의 트랜지스터가 일체화된 ESD 보호용의 N 형 MOS 트랜지스터를 구비하는 반도체 장치에 있어서,상기 복수의 소스 영역에 각각 배치되고, 접속된 제 1 금속 인터커넥트는 상기 제 1 금속 인터커넥트보다 1 층 위의 제 2 금속 인터커넥트와 상기 복수의 소스 영역 상에서 상기 제 1 금속 인터커넥트 상에 각각 배치된 비아홀에 의해 전기적으로 접속되고,상기 제 2 금속 인터커넥트는 상기 접지 전위 공급선으로부터 상기 ESD 보호용의 N 형 MOS 트랜지스터의 채널 폭 방향과 수직인 방향으로 배선되고,상기 제 1 금속 인터커넥트 상에 각각 배치된 상기 비아홀의 수는 상기 비아홀의 아래에 위치하는 상기 소스 영역이 상기 접지 전위 공급선으로부터 멀어질수록 많아지고 있는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제 2 금속 인터커넥트는 상기 접지 전위 공급선으로부터 멀어질수록 상기 N 형 MOS 트랜지스터의 채널 폭 방향으로 굵게 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 외부 접속 단자와 전기적으로 접속된 복수의 드레인 영역과 접지 전위 공급선과 전기적으로 접속된 복수의 소스 영역이 교대로 배치되고, 이웃하는 상기 드레인 영역과 상기 소스 영역 사이에 게이트 전극이 배치된 복수의 트랜지스터가 일체화된 ESD 보호용의 N 형 MOS 트랜지스터를 구비하는 반도체 장치에 있어서,상기 복수의 드레인 영역에 각각 배치되고 접속된 제 1 금속 인터커넥트는 상기 제 1 금속 인터커넥트보다 1 층 위의 제 2 금속 인터커넥트와 상기 복수의 드레인 영역 상에서 상기 제 1 금속 인터커넥트 상에 각각 배치된 비아홀에 의해 전기적으로 접속되고,상기 제 2 금속 인터커넥트는 상기 외부 접속 단자로부터 상기 ESD 보호용의 N 형 MOS 트랜지스터의 채널 폭 방향과 수직인 방향으로 배선되고,상기 제 1 금속 인터커넥트 상에 각각 형성된 상기 비아홀의 수는 상기 비아홀의 아래에 위치하는 상기 드레인 영역이 상기 외부 접속 단자로부터 멀어질수록 많아지고 있는 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서,상기 제 2 금속 인터커넥트는 상기 외부 접속 단자로부터 멀어질수록 상기 N 형 MOS 트랜지스터의 채널 폭 방향으로 굵게 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 외부 접속 단자와 전기적으로 접속된 복수의 드레인 영역과 접지 전위 공급선과 전기적으로 접속된 복수의 소스 영역이 교대로 배치되고 이웃하는 상기 드레인 영역과 상기 소스 영역 사이에 게이트 전극이 배치된 복수의 트랜지스터가 일체화된 ESD 보호용의 N 형 MOS 트랜지스터를 구비하는 반도체 장치에 있어서,상기 복수의 소스 영역에 각각 배치되고 접속된 제 1 금속 인터커넥트는 상기 제 1 금속 인터커넥트보다 1 층 위의 제 2 금속 인터커넥트와 상기 복수의 소스 영역 상에서 상기 제 1 금속 인터커넥트 상에 각각 배치된 비아홀에 의해 전기적으로 접속되고,상기 제 2 금속 인터커넥트는 상기 접지 전위 공급선으로부터 상기 ESD 보호용의 N 형 MOS 트랜지스터의 채널 폭 방향과 수직인 방향으로 배선되고,상기 제 1 금속 인터커넥트 상에 각각 배치된 상기 비아홀의 수는 상기 비아홀의 아래에 위치하는 상기 소스 영역과 상기 접지 전위 공급선 사이의 저항이 상기 복수의 소스 영역의 각각에 있어서 동일해지도록 설정되어 있는 것을 특징으로 하는 반도체 장치.
- 외부 접속 단자와 전기적으로 접속된 복수의 드레인 영역과 접지 전위 공급선과 전기적으로 접속된 복수의 소스 영역이 교대로 배치되고 이웃하는 상기 드레인 영역과 상기 소스 영역 사이에 게이트 전극이 배치된 복수의 트랜지스터가 일체화된 ESD 보호용의 N 형 MOS 트랜지스터를 구비하는 반도체 장치에 있어서,상기 복수의 드레인 영역에 각각 배치되고, 접속된 제 1 금속 인터커넥트는 상기 제 1 금속 인터커넥트보다 1 층 위의 제 2 금속 인터커넥트와 상기 복수의 드레인 영역 상에서 상기 제 1 금속 인터커넥트 상에 각각 배치된 비아홀에 의해 전기적으로 접속되고,상기 제 2 금속 인터커넥트는 상기 외부 접속 단자로부터 상기 ESD 보호용의 N 형 MOS 트랜지스터의 채널 폭 방향과 수직인 방향으로 배선되고,상기 제 1 금속 인터커넥트 상에 각각 배치된 상기 비아홀의 수는 상기 비아홀의 아래에 위치하는 상기 드레인 영역과 상기 외부 접속 단자 사이의 저항이 상기 복수의 드레인 영역의 각각에 있어서 동일해지도록 설정되어 있는 것을 특징으로 하는 반도체 장치.
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