KR20140100424A - 반도체 장치 - Google Patents
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Abstract
과제
빗형의 N 형 MOS 트랜지스터를 ESD 보호 소자로서 사용한 반도체 장치에 있어서, 상기 빗형의 N 형 MOS 트랜지스터를 전체적으로 균일하게 동작시킬 수 있는 반도체 장치를 제공한다.
해결 수단
외주 가이드 링에 배치된 기판 전위 고정용 콘택트로부터의 거리에 따라, ESD 보호 소자에 사용되고 있는 N 형 MOS 트랜지스터의 게이트 전극의 L 길이를 조정함으로써, 게이트 전극을 구성하고 있는 각각의 빗이 동일하게 스냅백 동작에 들어가, 국소적인 전류 집중을 회피하게 하여 원하는 ESD 내량을 얻는 것을 가능하게 한다.
빗형의 N 형 MOS 트랜지스터를 ESD 보호 소자로서 사용한 반도체 장치에 있어서, 상기 빗형의 N 형 MOS 트랜지스터를 전체적으로 균일하게 동작시킬 수 있는 반도체 장치를 제공한다.
해결 수단
외주 가이드 링에 배치된 기판 전위 고정용 콘택트로부터의 거리에 따라, ESD 보호 소자에 사용되고 있는 N 형 MOS 트랜지스터의 게이트 전극의 L 길이를 조정함으로써, 게이트 전극을 구성하고 있는 각각의 빗이 동일하게 스냅백 동작에 들어가, 국소적인 전류 집중을 회피하게 하여 원하는 ESD 내량을 얻는 것을 가능하게 한다.
Description
본 발명은 반도체 장치에 관한 것이다. 특히, N 형 MOS 트랜지스터를 ESD 보호 소자로서 사용한 반도체 장치에 관한 것이다.
MOS 형 트랜지스터를 갖는 반도체 장치에서는, 외부 접속용 (VDD) PAD 로부터의 정전기에 의한 내부 회로의 파괴를 방지하기 위해, N 형 MOS 트랜지스터의 게이트 전위를 그라운드 (Vss) 전위에 고정시켜 오프 상태로 하여 설치하는 오프 트랜지스터를 ESD 보호 소자로서 사용하는 경우가 많다.
오프 트랜지스터는 단시간ㆍ다량의 정전기에 의한 전류를 다 흘릴 필요가 있기 때문에, 통상의 내부 MOS 트랜지스터 구조보다 큰 채널 폭 (W) 을 가질 필요가 있다. 이 때문에, 오프 트랜지스터는 복수의 드레인 영역, 소스 영역, 게이트 영역을 빗상으로 조합한 멀티 핑거 타입을 취함으로써, 총 채널 폭을 크게 한 구조를 취하는 경우가 많다.
그러나, 복수의 트랜지스터를 조합한 구조를 취함으로써, ESD 보호용 MOS 트랜지스터 전체적으로 균일한 동작을 시키는 것은 어렵고, 최초로 기생 바이폴러 동작에 들어간 빗 (comb) 만 ESD 서지를 받지 못하여 국소적으로 파괴에 이르는 문제가 있다. 오프 트랜지스터 주위에 배치된 가이드 링에는 오프 트랜지스터의 게이트 전위를 그라운드 전위에 고정시키기 위한 기판 콘택트가 배치되어 있다. 일반적으로, 가이드 링은 ESD 보호 소자의 외주를 둘러싸도록 배치되기 때문에, 빗형 ESD 보호 소자 주위에 설치되어 있는 기판 콘택트로부터 각 단위 빗 ESD 보호 소자, 즉 기생 바이폴러 트랜지스터의 베이스까지의 거리가 상이하다. 요컨대, 베이스 저항이 각각의 빗에 따라 차이가 있기 때문에, 애벌런치 브레이크다운 후의 소스 영역과 채널 영역 사이에서 형성되는 기생 바이폴러 트랜지스터가 ON 이 되는 트리거가 되는 국소적인 전압차가 상이하다. 이 때문에 기생 바이폴러 트랜지스터가 동작하는 타이밍이 각 단위 ESD 보호 소자에서 상이하므로, 가장 빨리 기생 바이폴러 트랜지스터가 ON 이 된 단위 ESD 보호 소자에 전류가 집중되어 국소 파괴를 일으킨다.
이 개선책으로서, 드레인 영역의 콘택트와 게이트 전극의 거리를 외부 접속 소자가 멀수록 작게 하여, 트랜지스터의 동작을 빠르게 하는 연구를 함으로써 전체 빗이 동일하게 바이폴러 동작의 개시인 스냅백 상태에 들어가는 레이아웃 방법도 제안되어 있다 (예를 들어, 특허문헌 1 참조).
그러나, 상기 방법에서는, 드레인 영역의 폭의 축소화에 수반하여 원하는 콘택트 위치를 확보할 수 없는 것, 최근의 고융점 금속을 포함하는 배선에 의한 배선의 저저항화로, 서지의 전파 스피드가 더욱 빨라져, 콘택트와 게이트 전극까지의 거리만으로는 다 조정할 수 없는 경우가 생긴다는 과제를 갖고 있었다.
상기 과제를 해결하기 위해, 본 발명은 반도체 장치를 이하와 같이 구성하였다.
복수의 드레인 영역과 복수의 소스 영역이 교대로 배치되고, 상기 드레인 영역과 상기 소스 영역 사이에 게이트 전극이 배치되고, 외주 가이드 링에는 상기 게이트 전극의 전위를 그라운드 전위에 고정시키기 위한 기판 콘택트가 배치된 복수의 트랜지스터가 일체화된 구조를 갖는 ESD 보호용의 N 형 MOS 트랜지스터에 있어서, 드레인 영역은 외부 접속 단자와 전기적으로 접속되고, 소스 영역은 그라운드 전위 공급 라인과 전기적으로 접속되어 있고, 게이트 전극의 빗 단체 (單體) L 길이를 외주에 배치된 그라운드 전위 고정용 기판 콘택트로부터의 거리가 가까워질수록 짧게 하고, 멀어질수록 길게 하였다.
본 발명에 의하면, 그라운드 전위 고정용 기판 콘택트로부터 가장 먼 내측의 게이트 전극일수록 L 길이를 길게 함으로써, 게이트 전극을 구성하고 있는 각각의 빗이 동일하게 스냅백 동작에 들어가, 국소적인 전류 집중을 회피하게 하여 원하는 ESD 내량 (耐量) 을 얻을 수 있다.
도 1 은 본 발명에 의한 반도체 장치의, ESD 보호용의 N 형 MOS 트랜지스터의 제 1 실시예를 나타내는 모식적 평면도이다.
도 2 는 본 발명에 의한 반도체 장치의, ESD 보호용의 N 형 MOS 트랜지스터의 제 2 실시예를 나타내는 모식적 평면도이다.
도 3 은 본 발명에 의한 반도체 장치의, ESD 보호용의 N 형 MOS 트랜지스터의 제 3 실시예를 나타내는 모식적 평면도이다.
도 4 는 본 발명에 의한 반도체 장치의, ESD 보호용의 N 형 MOS 트랜지스터의 제 4 실시예를 나타내는 모식적 평면도이다.
도 2 는 본 발명에 의한 반도체 장치의, ESD 보호용의 N 형 MOS 트랜지스터의 제 2 실시예를 나타내는 모식적 평면도이다.
도 3 은 본 발명에 의한 반도체 장치의, ESD 보호용의 N 형 MOS 트랜지스터의 제 3 실시예를 나타내는 모식적 평면도이다.
도 4 는 본 발명에 의한 반도체 장치의, ESD 보호용의 N 형 MOS 트랜지스터의 제 4 실시예를 나타내는 모식적 평면도이다.
이하에서는, 발명을 실시하기 위한 형태에 대하여 몇 가지의 실시예를 들어 도면을 사용하여 상세하게 설명한다. 또, 이하의 설명에 있어서는, 메탈 배선에 의해 그라운드 전위에 접속되어 있는 것만을 기판 콘택트라고 한다.
[실시예 1]
도 1 은 본 발명에 의한 반도체 장치의, ESD 보호용의 N 형 MOS 트랜지스터의 제 1 실시예를 나타내는 모식적 평면도이다.
N 형의 고농도 불순물 영역으로 이루어지는 제 1 소스 영역 (101) 과 제 1 드레인 영역 (301) 이 형성되어 있고, 제 1 소스 영역 (101) 과 제 1 드레인 영역 (301) 사이에는, 실리콘 산화막 등으로 이루어지는 게이트 절연막이 형성되고, 그 상면에 폴리실리콘 등으로 이루어지는 게이트 전극 (201) 이 형성되어 있다. 제 1 드레인 영역 (301) 으로부터 게이트 전극 (201) 을 개재하여 제 2 소스 영역 (102), 또한 게이트 전극 (201) 을 개재하여 제 2 드레인 영역 (302), 상기와 동일한 반복 패턴으로 전극 (201) 을 개재하여 제 3 소스 영역 (103), 제 3 드레인 영역 (303), 제 4 소스 영역 (104) 이 형성되어 있다. 제 1 실시예에 있어서는, 소스 영역을 4 개, 드레인 영역을 3 개, 게이트 전극을 6 개 배치한 형태의 예를 나타냈다. 여기에서, 드레인 영역 (301, 302, 303) 은, 제 1 메탈 배선 (601) 을 통해 외부 접속 단자 (701) 에 접속되어 있다. 각각의 게이트 전극은 빗살에 상당하여, 6 개 집합하여 빗형의 형상으로 되어 있고, 빗살 사이에 소스 영역과 드레인 영역이 교대로 배치되어, MOS 트랜지스터가 6 개 조합된 형태의 멀티 핑거 타입으로 되어 있다.
제 1 소스 영역 (101), 제 2 소스 영역 (102) 및 제 3 소스 영역 (103) 에는, 고융점 금속을 포함하는 메탈 재료 등으로 형성된 그라운드 전위 공급 라인 (401) 에 접속된 고융점 금속을 포함하는 재료 등으로 형성된 상층의 메탈 배선에 의해 그라운드 전위가 공급된다. ESD 보호용의 N 형 MOS 트랜지스터의 외주 가이드 링에는, 채널 폭과 평행한 방향의 기판 콘택트 (501) 및 채널 길이와 평행한 방향의 기판 콘택트 (502) 가 일정한 간격으로 배치되어 있다.
여기에서, 게이트 전극 (201) 은 채널 폭과 평행한 방향 (도 1 에서는 좌우 방향) 에 배치된 기판 콘택트 (501) 로부터 가까운 게이트 전극일수록 L 길이가 짧게 레이아웃되어 있고, 기판 콘택트 (501) 로부터 가장 먼 위치에 있는 내측의 게이트 전극의 L 길이가 가장 길어지도록 레이아웃이 되어 있다. 즉, 도 1 에서는 게이트 전극의 6 개의 빗살 중 최상단과 최하단의 게이트 전극의 L 길이가 가장 짧고, 중앙의 2 개의 게이트 전극의 L 길이가 가장 길어지도록 설정되어 있다. 이것은 채널이 형성되는 기판 영역의 전위가 근린 기판의 콘택트에 의해 접지 전위에 단단히 고정되어 있을수록 바이폴러 동작이 일어나기 어렵기 때문이다. 게이트 전극 (201) 의 각 빗살의 L 길이를 상기와 같이 설정함으로써, 기판 콘택트까지의 거리가 상이함으로써 생기는 기판의 전위차에 의해 발생하는, 각 게이트 전극 (201) 아래의 채널에서 일어나는 바이폴러 동작의 개시 타이밍의 차이를 해소하여, 동일하게 함으로써, ESD 보호용의 N 형 MOS 트랜지스터 전체적으로 균일하게 동작시키는 것이 가능해진다. 도 1 에 나타낸 실시예에서는, ESD 보호용의 N 형 MOS 트랜지스터의 채널 폭과 평행한 방향의 기판 콘택트 (501) 로부터 게이트 전극 (201) 간의 거리차에 의한 바이폴러 동작의 개시 타이밍의 차이를 해소하기 위해, 게이트 전극 (201) 의 L 길이를 조정하였다. 빗살 1 개에 해당하는 단위 게이트 전극은 폭이 일정하고, 기본적으로 장방형의 형상을 갖고 있다.
[실시예 2]
도 2 는 본 발명에 의한 반도체 장치의, ESD 보호용의 N 형 MOS 트랜지스터의 제 2 실시예를 나타내는 모식적 평면도이다. 도 1 과 대응하는 부분에는 동일한 번호가 부여되어 있다. 도 1 에 나타낸 제 1 실시예와 상이한 점은, 단위 게이트 전극의 L 길이가 일정하지 않은 것이다. 도 2 에 있어서의 기판 콘택트는, 도면에서는 좌우 방향이 되는 채널 폭 방향과 평행한 방향의 기판 콘택트 (501) 뿐만 아니라, 도면에서는 상하 방향이 되는 채널 길이 방향과 평행한 방향의 기판 콘택트 (502) 도 형성되어 있기 때문에, 이것을 고려하여 기판 콘택트 (502) 와의 거리가 가까운 각 게이트 전극 (201) 의 선단 및 근원 부근의 L 길이를 중심 부근의 L 길이보다 짧게 하였다.
이와 같은 구성으로 함으로써, ESD 보호용의 N 형 MOS 트랜지스터의 채널 폭 방향과 평행한 방향의 기판 콘택트 (501) 로부터의 게이트 전극 (201) 간의 거리차, 및 채널 길이 방향과 평행한 방향의 기판 콘택트 (502) 로부터의 게이트 전극 (201) 간의 거리차로부터 생기는 바이폴러 동작 개시 타이밍의 차이를 해소할 수 있다.
[실시예 3]
도 3 은 본 발명에 의한 반도체 장치의, ESD 보호용의 N 형 MOS 트랜지스터의 제 3 실시예를 나타내는 모식적 평면도이다. 도 1 과 대응하는 부분에는 동일한 번호가 부여되어 있다. 도 1 에 나타낸 제 1 실시예와 상이한 점은, ESD 보호용의 N 형 MOS 트랜지스터의 채널 길이 방향과 평행한 방향에 배치된 기판 콘택트를 갖지 않음으로써 채널 길이 방향과 평행한 방향의 기판 포텐셜의 차이의 영향을 없애고, 외주 가이드 링에는 채널 폭 방향과 평행한 방향의 기판 콘택트 (501) 만을 배치한 구성으로 한 점이다. 이 경우의 게이트 전극 (201) 은, 실시예 1 과 마찬가지로, 채널 폭과 평행한 방향의 기판 콘택트 (501) 로부터 가까운 게이트 전극일수록 L 길이가 짧게 레이아웃하고, 기판 콘택트 (501) 로부터 가장 먼 위치에 있는 내측의 게이트 전극의 L 길이가 가장 길어지도록 레이아웃하고 있다. 따라서, 단위 게이트 전극은 장방형의 형상을 갖고 있다.
[실시예 4]
도 4 는 본 발명에 의한 반도체 장치의, ESD 보호용의 N 형 MOS 트랜지스터의 제 4 실시예를 나타내는 모식적 평면도이다. 도 1 과 대응하는 부분에는 동일한 번호가 부여되어 있다.
본 실시예에서는 외주 가이드 링에 채널 길이와 평행한 방향의 기판 콘택트 (502) 만을 배치하고 있고, 이것을 고려한 게이트 전극 형상으로 되어 있다. 즉, 기판 콘택트 (502) 와의 거리가 가까운 각 게이트 전극 (201) 의 선단 및 근원 부근의 L 길이를 중심 부근의 L 길이보다 짧게 하고, 6 개의 게이트 전극 (201) 은 동일한 형상으로 하였다.
도 1 에 나타낸 제 1 실시예와 상이한 점은, 단위 게이트 전극의 L 길이가 일정하지 않은 것이다. 도 2 에 나타낸 제 2 실시예와 상이한 점은, 각 단위 게이트 전극 간의 L 길이가 동일한 것이다.
이와 같은 구성으로 함으로써, 채널 길이 방향과 평행한 방향의 기판 콘택트 (502) 로부터의 게이트 전극 (201) 간의 거리차로부터 생기는 바이폴러 동작 개시 타이밍의 차이를 해소할 수 있다.
101 : 제 1 소스 영역
102 : 제 2 소스 영역
103 : 제 3 소스 영역
104 : 제 4 소스 영역
201 : 게이트 전극
301 : 제 1 드레인 영역
302 : 제 2 드레인 영역
303 : 제 3 드레인 영역
401 : 그라운드 (VSS) 전위 공급 라인
501 : 채널 폭과 평행한 방향의 기판 콘택트
502 : 채널 길이와 평행한 방향의 기판 콘택트
601 : 제 1 메탈 배선
701 : 외부 접속 단자
102 : 제 2 소스 영역
103 : 제 3 소스 영역
104 : 제 4 소스 영역
201 : 게이트 전극
301 : 제 1 드레인 영역
302 : 제 2 드레인 영역
303 : 제 3 드레인 영역
401 : 그라운드 (VSS) 전위 공급 라인
501 : 채널 폭과 평행한 방향의 기판 콘택트
502 : 채널 길이와 평행한 방향의 기판 콘택트
601 : 제 1 메탈 배선
701 : 외부 접속 단자
Claims (6)
- 교대로 배치된 복수의 드레인 영역과 복수의 소스 영역과,
상기 복수의 드레인 영역과 복수의 소스 영역 사이에 배치된 게이트 전극과,
상기 복수의 드레인 영역과 복수의 소스 영역, 및 상기 게이트 전극 주위에 배치된, 그라운드 전위에 고정된 메탈 배선이 접속된 기판 콘택트
를 갖는 복수의 트랜지스터가 일체가 된 구조를 갖는 N 형 MOS 트랜지스터를 ESD 보호 소자로서 사용한 반도체 장치로서,
상기 게이트 전극의 채널 방향의 길이인 L 길이가, 상기 기판 콘택트 근처에 배치된 게이트 전극에 있어서는, 상기 기판 콘택트로부터 떨어진 위치에 배치된 게이트 전극에 있어서 보다 짧은 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
상기 게이트 전극의 채널 폭 방향과 평행한 방향의 기판 콘택트로부터의 거리가 가까울수록 상기 게이트 전극의 L 길이를 짧게 한 것을 특징으로 하는 반도체 장치. - 제 2 항에 있어서,
상기 기판 콘택트가 상기 게이트 전극의 채널 폭 방향과 평행한 2 변에만 배치되어 있는 것을 특징으로 하는 반도체 장치. - 제 1 항에 있어서,
상기 게이트 전극의 채널 길이 방향과 평행한 방향의 기판 콘택트로부터의 거리가 가까울수록 상기 게이트 전극의 L 길이를 짧게 한 것을 특징으로 하는 반도체 장치. - 제 4 항에 있어서,
상기 기판 콘택트가 상기 게이트 전극의 L 길이 방향과 평행한 2 변에만 배치되어 있는 것을 특징으로 하는 반도체 장치. - 복수의 드레인 영역과 복수의 소스 영역이 교대로 배치되고, 상기 드레인 영역과 상기 소스 영역 사이에 게이트 전극이 배치된, 복수의 트랜지스터가 일체가 된 구조를 갖는 N 형 MOS 트랜지스터를 ESD 보호 소자로서 사용한 반도체 장치에 있어서,
상기 N 형 MOS 트랜지스터 주위에 배치된, 그라운드 전위에 고정된 메탈 배선이 접속된 기판 콘택트로부터의 거리가 가까울수록 상기 게이트 전극의 L 길이를 짧게 한 것을 특징으로 하는 반도체 장치.
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